KR0159985B1 - 반도체 패키지 히트싱크구조 - Google Patents

반도체 패키지 히트싱크구조 Download PDF

Info

Publication number
KR0159985B1
KR0159985B1 KR1019950019583A KR19950019583A KR0159985B1 KR 0159985 B1 KR0159985 B1 KR 0159985B1 KR 1019950019583 A KR1019950019583 A KR 1019950019583A KR 19950019583 A KR19950019583 A KR 19950019583A KR 0159985 B1 KR0159985 B1 KR 0159985B1
Authority
KR
South Korea
Prior art keywords
heat sink
semiconductor chip
kappa
bulk
layer
Prior art date
Application number
KR1019950019583A
Other languages
English (en)
Other versions
KR970008523A (ko
Inventor
신원선
Original Assignee
황인길
아남산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 황인길, 아남산업주식회사 filed Critical 황인길
Priority to KR1019950019583A priority Critical patent/KR0159985B1/ko
Publication of KR970008523A publication Critical patent/KR970008523A/ko
Application granted granted Critical
Publication of KR0159985B1 publication Critical patent/KR0159985B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지 히트싱크구조에 관한 것으로, 일반적으로 히트 싱크 내장형 반도체 패키지에서는 반도체 칩(1)에서 그라운드를 형성할때 반도체 칩(1)이 본딩된 히트싱크(2)의 표면에 본딩을 하는 것으로, 종래의 히트싱크(2)는 반도체 칩(1)의 회로동작시 발생하는 열을 외부로 방출하는 것을 목적으로 전기전도성과 열방출 효율이 우수한 카파(Cu)의 벌크(BULK)로 형성하였던 바, 이러한 카파벌크 히트싱크(2)에는 골드와이어(3)의 본딩이 불가능하여 그 표면에 은(Ag)을 도금하여 상부에 골드와이어(3)를 그라운드 본딩하였으나, 이는 히트싱크(2) 상부에 도금된 은에 의해서 그 접착력이 불량하게 되는 문제점이 있었던 바, 본 발명은 히트싱크로 사용되는 카파벌크 상부에는 그라운드 골드와이어(3) 부착층으로서 니켈층(5)을 형성하고, 상기 니켈층(5)의 산화를 방지하며 반도체 칩(1) 접착용 에폭시(4)와의 접착력이 우수한 팔리디움층(6)을 형성하여 히트싱크(2)상에 반도체 칩(1)을 견고히 부착되도록 하며, 그라운드 본딩시 골드와이어(3)의 본딩 결합력을 향상시키고, 아울러서 카파벌크 바로 위에 카파 스트라크층(8)을 형성하므로 블리스터로 인한 부가층들간의 계면박리를 없앨수 있는 등의 효과가 있는 반도체 패키지 히트싱크구조이다.

Description

반도체 패키지 히트싱크구조
제1도는 종래 반도체 패키지의 내부 구조도를 보인 단면도.
제2도는 본 발명의 제1실시예에 따른 히트싱크의 요부 확대 단면도.
제3도는 본 발명의 제1실시예에 따른 와이어 본딩 상태의 요부 확대 단면도.
제4도는 본 발명의 제2실시예에 따른 히트싱크의 요부 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체칩 2 : 카파벌크 히트싱크
5 : 니켈(Ni)층 6 : 팔라디움(Pd)층
8 : 카파(Cu) 스트라크층
본 발명은 카파 벌크를 히트싱크로서 반도체 칩 하부에 부착시켜 사용하는 반도체 패키지 히트싱크구조에 관한 것으로, 특히 히트싱크를 패키지에 내장할때 몰딩 컴파운드와 접착력을 향상시키고, 히트싱크에 그라운드 본딩을 할 수 있도록 표면에 니켈층과 팔라디움층을 도금한 반도체 패키지 히트싱크 구조에 관한 것이다.
일반적으로 히트싱크 내장형 반도체 패키지에서는 반도체 칩(1)에서 그라운드를 형성할때 반도체 칩(1)이 본딩된 히트싱크(2)의 표면에 본딩을 하였다. 그러나, 이러한 히트싱크(2)는 반도체칩(1)의 회로동작시 발생하는 열을 외부로 방출하는 것을 목적으로 하므로 전기전도성과 열방출 효율이 우수한 카파(Cu)의 벌크(BULK)로 형성한다.
이러한 카파벌크 히트싱크(2)에 골드와이어(3)를 본딩하는 것이 현재로서는 불가능하다. 왜냐하면 현재의 본딩 장비에 사용되는 본딩온도가 일반적으로 240℃인데 이 온도로는 카파 벌크에 골드와이어(3)의 접착이 불가능하기 때문이다. 이에 대한 보완책으로 골드와이어(3)가 접착되는 카파 히트싱크 상기 표면에 은(Ag)을 도금하여 이 온도금 상부에 골드와이어(3)를 그라운드 본딩하였다.
그러나, 이러한 보완책을 사용할 시에도 다음과 같은 문제점이 발생된다. 즉, 히트싱크(2) 상부에 에폭시(4)를 바르고 반도체 칩(1)을 접착시키게 되는데, 이때 히트싱크(2) 상부에 은이 도금되면 그 접착력이 불량하게 된다.
본 발명 이와같은 종래 문제점을 해소하기 위해 발명된 것으로, 히트싱크 상에 반도체 칩을 부착시키되, 그 접착력이 견고하고, 그라운드 본딩이 원활하게 하는 반도체 패키지 히트싱크를 제공하는데 그 목적이 있다.
본 발명의 목적을 달성하기 위해서는 카파 벌크 히트싱크상에 니켈(Ni)층을 형성하고, 다시 상기 니켈층 상에 얇은 팔라디움(Pd)층을 형성하여 히트 싱크상에 칩이 견고히 부착됨과 동시에 그라운드 본딩이 원활히 수행되게 한 반도체 패키지 히트싱크에 의해 가능한 것이다.
또한, 본 발명의 목적을 달성하기 위한 다른 실시예로는 카파벌크 히트 싱크상에 금속으로 카파(Cu)층을 도금하여 스트라크층을 형성하고, 그 상부에 니켈층을 형성한 뒤, 다시 상기 니켈층의 상부에 팔라디움층을 형성한 반도체 패키지 히트싱크에 의해서도 가능한 것이다.
이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 제1실시예에 따른 히트싱크의 단면도로서, 히트싱크(2)의 벌크는 전기전도성 및 방열성이 양호한 카파로 되어 있는데, 상기 카파는 현재의 장비로는 반도체 칩(1) 그라운드를 위한 골드와이어(3) 본딩이 불가능하다.
따라서, 골드와이어(3)가 히트싱크(2)에 원활하게 접착되도록 카파벌크 히트싱크(2) 상부에 전도성이 좋으며 골드와이어(3)와 접착성이 좋은 니켈층(5)을 형성하고, 상기 니켈층(5) 상부로 얇은 팔라디움층(6)을 형성한다. 상기 팔라디움층(6)은 니켈층(5)의 산화를 방지함과 동시에, 히트싱크(2)에 반도체 칩(1) 접착시 그 접착수단이 에폭시(4)와 접착력이 우수하여 히트싱크(2)와 반도체 칩(1)간의 계면박리 문제를 경감시키기 위한 것이다.
상기 니켈층(5)의 두께는 30 마이크로 인치 이상으로 형성하고, 팔라디움층(6)의 두께는 3 마이크로 인치 이상으로 형성된다.
제3도는 이와같이 카파벌크 히트싱크(2)상에 니켈층(5) 및 팔라디움층(6)이 형성된 상태에서 골드와이어(3)가 본딩된 형상을 도시한 것으로, 상기 골드와이어(3)는 얇은 산화방지막인 팔라디움층(6)을 뚫고 니켈층(5)에 접착되어 있다.
제4도는 본 발명의 제2실시예에 따른 히트싱크의 단면도로서, 본 실시예의 구조는 제1실시예의 구조와 유사하지만 카파벌크 히트싱크(2)상에 니켈층(5)을 형성하기에 앞서서, 카파 스트라크층(8)을 형성하는 것이 큰 차이점이다.
상기 카파 스트라크층(8)을 형성하는 것은 히트싱크(2)의 카파벌크에 묻어있던 습기가 증발하면서 니켈층(5)과 팔라디움층(6)간의 계면이 박리되어 블리스터(blister)가 형성되는 것을 경감시킬 수 있으며, 또한 팔라디움층(6)에 발생된 블리스터로 인해 그라운드 본딩력이 약화되는 것을 경감시킬 수 있다.
이상의 설명에서와 같이 본 발명의 반도체 패키지 히트싱크구조에 의하면, 카파벌크의 히트싱크 위에 부가적으로 층을 형성하므로 히트싱크상에 반도체 칩을 견고히 부착시키는 것이 가능하며, 또한 그라운드 본딩시 골드와이어의 본딩 결합력을 향상시키며, 아울러서 카파벌크 바로 위에 카파 스트라크층을 형성하므로 블리스터로 인한 부가층들간의 계면박리를 없앨수 있는 등의 효과가 있다.

Claims (5)

  1. 카파벌크를 히트싱크로서 반도체 칩 하부에 부착시켜 사용하는 반도체 패키지 히트싱크구조에 있어서, 상기 카파벌크 히트싱크 상부에 니켈층을 형성하고, 상기 니켈층의 상부로 니켈층 산화를 방지하는 팔라디움층이 형성된 것을 특징으로 하는 반도체 패키지 히트싱크구조.
  2. 제1항에 있어서, 상기 카파벌크 히트싱크와 니켈층 사이에 카파 스트라이크층이 형성된 것을 특징으로 하는 반도체 패키지 히트싱크구조.
  3. 제1항 또는 제2항에 있어서, 상기 니켈층은 30 마이크로 인치 이상의 두께로 형성됨을 특징으로 하는 반도체 패키지 히트싱크구조.
  4. 제1항 또는 제2항에 있어서, 상기 팔라디움층은 3 마이크로 인치 이상의 두께로 형성됨을 특징으로 하는 반도체 패키지 히트싱크구조.
  5. 제1항 또는 제2항에 있어서, 상기 니켈층은 팔라디움층의 두께 보다 두꺼운 것을 특징으로 하는 반도체 패키지 히트싱크구조.
KR1019950019583A 1995-07-05 1995-07-05 반도체 패키지 히트싱크구조 KR0159985B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950019583A KR0159985B1 (ko) 1995-07-05 1995-07-05 반도체 패키지 히트싱크구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950019583A KR0159985B1 (ko) 1995-07-05 1995-07-05 반도체 패키지 히트싱크구조

Publications (2)

Publication Number Publication Date
KR970008523A KR970008523A (ko) 1997-02-24
KR0159985B1 true KR0159985B1 (ko) 1998-12-01

Family

ID=19419803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950019583A KR0159985B1 (ko) 1995-07-05 1995-07-05 반도체 패키지 히트싱크구조

Country Status (1)

Country Link
KR (1) KR0159985B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100547391B1 (ko) * 2003-10-23 2006-01-31 (주)동양기연 반도체 패키지 실장용 방열판의 제조방법
KR100712837B1 (ko) * 2004-04-29 2007-05-02 엘지전자 주식회사 히트 싱크 및 그 표면처리방법

Also Published As

Publication number Publication date
KR970008523A (ko) 1997-02-24

Similar Documents

Publication Publication Date Title
KR101493866B1 (ko) 전력 소자 패키지 및 그 제조 방법
KR101524545B1 (ko) 전력 소자 패키지 및 그 제조 방법
US5438021A (en) Method of manufacturing a multiple-chip semiconductor device with different leadframes
US6723585B1 (en) Leadless package
US7508012B2 (en) Electronic component and method for its assembly
US5483098A (en) Drop-in heat sink package with window frame flag
US7944044B2 (en) Semiconductor package structure having enhanced thermal dissipation characteristics
US20090189261A1 (en) Ultra-Thin Semiconductor Package
US20070155058A1 (en) Clipless and wireless semiconductor die package and method for making the same
US20180233424A1 (en) Semiconductor package device
JPH0864634A (ja) 半導体装置およびその製造方法
US9397018B2 (en) Chip arrangement, a method for manufacturing a chip arrangement, integrated circuits and a method for manufacturing an integrated circuit
JP2008543055A (ja) バックサイド・ヒートスプレッダを用いる集積回路ダイ取り付け
US7678609B2 (en) Semiconductor package with redistributed pads
US7825501B2 (en) High bond line thickness for semiconductor devices
JP3685659B2 (ja) 半導体装置の製造方法
KR0159985B1 (ko) 반도체 패키지 히트싱크구조
CN108122898B (zh) 包括双向开关的半导体器件
WO2021215472A1 (ja) 半導体装置
JP2002064173A (ja) 半導体の外形の小さなノーリード・リードフレームの予備めっき
KR200483254Y1 (ko) 반도체 패키지
US10366946B2 (en) Connection member with bulk body and electrically and thermally conductive coating
US20150061108A1 (en) Packaged Semiconductor Device
JPH08115941A (ja) 半導体装置
JP3995661B2 (ja) パワーｍｏｓｆｅｔの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120810

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130806

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140808

Year of fee payment: 17

EXPY Expiration of term