KR0158494B1 - External input signal circuit for semiconductor memory device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 메모리장치Semiconductor memory device
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
반도체 메모리장치에서 고속의 외부 클럭을 정확하게 입력함Accurate input of high speed external clocks in semiconductor memory devices
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
반도체 메모리장치에서 고속의 외부 클럭을 입력하는 회로가, 작은 전압차를 갖는 외부입력신호를 지연없이 입력하여 설정된 레벨로 조정하는 입력수단과, 상기 입력수단의 출력을 감지 및 증폭하여 전류신호로 변환출력하는 전류증폭수단과, 입력버퍼회로와 연결되며 상기 전류신호를 전압신호로 변환 출력하는 부하수단으로 구성됨.In the semiconductor memory device, a circuit for inputting a high speed external clock inputs an external input signal having a small voltage difference without delay and adjusts it to a set level, and detects and amplifies the output of the input means and converts it into a current signal. A current amplifying means for outputting and a load means connected with an input buffer circuit for converting and outputting the current signal into a voltage signal.
4. 발명의 중요한 용도4. Important uses of the invention
고속의 데이타를 처리하는 반도체 메모리장치에서 고속으로 입력되는 외부클럭을 정확하게 입력하여 버퍼회로로 전달함.In a semiconductor memory device that processes high-speed data, the external clock inputted at high speed is accurately input and transferred to the buffer circuit.
Description
제1도는 종래의 반도체 메모리장치에서 외부입력신호를 입력하는 회로의 구성을 도시하는 도면.1 is a diagram showing the configuration of a circuit for inputting an external input signal in a conventional semiconductor memory device.
제2도는 본 발명에 다른 반도체 메모리장치에서 외부입력신호를 입력하는 회로의 구성을 도시하는 제1실시예의 도면.FIG. 2 is a diagram of a first embodiment showing the configuration of a circuit for inputting an external input signal in a semiconductor memory device according to the present invention.
제3도는 제2도에서 GTL신호를 입력으로 하는 입력회로의 구성을 도시하는 도면.FIG. 3 is a diagram showing the configuration of an input circuit for inputting a GTL signal in FIG.
제4도는 제2도에서 PECL신호를 입력으로 하는 입력회로의 구성을 도시하는 도면.4 is a diagram showing the configuration of an input circuit for inputting a PECL signal in FIG.
제5도는 본 발명에 따른 반도체 메모리장치에서 외부입력신호를 입력하는 회로의 구성을 도시하는 제2실시예의 도면.5 is a diagram of a second embodiment showing the configuration of a circuit for inputting an external input signal in a semiconductor memory device according to the present invention;
제6도는 반도체 메모리장치에서 외부입력신호를 입력하는 입력회로와 입력버퍼회로 사이을 연결하는 금속선에 의해 야기되는 기생용량을 보상하는 방법을 도시하는 구성을 도시하는 도면.FIG. 6 is a diagram showing a configuration showing a method for compensating parasitic capacitance caused by metal wires connecting between an input circuit for inputting an external input signal and an input buffer circuit in a semiconductor memory device. FIG.
제7a도-제7d도는 제1도와 같은 구성을 갖는 회로에서 외부입력신호에 대한 동작특성을 도시하는 파형도.7A to 7D are waveform diagrams showing operation characteristics of an external input signal in a circuit having the configuration as in FIG.
제8a도-제8d도는 제2도와 같은 구성을 갖는 회로에서 외부입력신호에 대한 동작특성을 도시하는 파형도.8A to 8D are waveform diagrams showing operation characteristics of an external input signal in a circuit having the configuration as shown in FIG.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 외부입력신호를 고속으로 입력할 수 있는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a circuit capable of inputting an external input signal at high speed.
일반적으로 반도체 메모리장치의 고속화 및 고성능화를 구현하려면, 시스템 클럭의 고속화가 선행되어야 한다. 이를 위하여 반도체 메모리장치의 내부에 클럭입력버퍼가 내장되기 시작한 것은 이미 오래전의 일이다. 그리고 내장된 클럭입력버퍼의 고속화가 요구되고 있다. 일반적으로 구동 주파수 100㎒ 이하의 클럭은 모오스트랜지스터로 이루어진 인버터나 노아게이트로 버퍼링할 수 있다. 그러나 100㎒ 이상의 주파수를 사용하는 반도체 메모리장치에서는 모오스트랜지스터의 천이 속도 및 잡음 등에 따른 문제가 야기된다. 상기 속도 및 잡음 문제를 해결하기 위하여, 현재 상기 클럭입력신호의 레벨이 비교적 큰 스윙(swing)을 갖는 TTL, LVTTL신호에서 작은 스윙을 갖는 GTL, ECL, PECL신호로 대체되고 있는 추세이다.In general, in order to realize high speed and high performance of a semiconductor memory device, the speed of a system clock must be preceded. To this end, it has been a long time since the clock input buffer has been built into the semiconductor memory device. In addition, the speed of the built-in clock input buffer is required. In general, a clock having a driving frequency of 100 MHz or less can be buffered by an inverter or a noah gate made of a MOS transistor. However, in the semiconductor memory device using a frequency of 100MHz or more, problems are caused by the transition speed and noise of the MOS transistor. In order to solve the speed and noise problems, the current level of the clock input signal is being replaced by GTL, ECL, and PECL signals having small swings in TTL and LVTTL signals having relatively large swings.
상기와 같은 작은 스윙의 입력신호를 버퍼링하기 위한 종래의 클럭입력회로는 제1도와 같은 미러 형태(mirror type)의 회로들을 사용하였다. 상기 제1도의 구성을 살펴보면, 피모오스트랜지스터11은 소오스전극과 드레인전극이 각각 전원전압과 노드18에 연결되고 게이트전극이 제1입력단에 연결된다. 피모오스트랜지스터12는 소오스전극과 드레인전극이 각각 노드18과 노드19에 연결되고 게이트전극이 상기 제1입력단에 연결된다. 피모오스트랜지스터13은 소오스전극과 게이트전극이 각각 노드18 및 노드20에 연결되고 게이트전극이 제2입력단에 연결된다. 엔모오스트랜지스터14는 드레인전극 및 게이트전극이 노드19에 공통 접속되고 소오스전극이 접지전압에 연결된다. 엔모오스트랜지스터15는 드레인전극과 소오스전극이 각각 노드20 및 접지전압에 연결되고 게이트전극이 노드19에 연결된다.Conventional clock input circuits for buffering such small swing input signals use mirror type circuits as shown in FIG. Referring to the configuration of FIG. 1, in the PIO transistor 11, the source electrode and the drain electrode are connected to the power supply voltage and the node 18, and the gate electrode is connected to the first input terminal. In PIM transistor 12, the source electrode and the drain electrode are connected to the node 18 and the node 19, respectively, and the gate electrode is connected to the first input terminal. In the PIM transistor 13, the source electrode and the gate electrode are connected to the node 18 and the node 20, respectively, and the gate electrode is connected to the second input terminal. In the ENMOS transistor 14, the drain electrode and the gate electrode are commonly connected to the node 19, and the source electrode is connected to the ground voltage. In the NMOS transistor 15, the drain electrode and the source electrode are connected to the node 20 and the ground voltage, respectively, and the gate electrode is connected to the node 19.
먼저 외부입력신호K 및 KB는 외부에서 입력되는 클럭신호로 각각 상반되는 논리를 갖는 한쌍의 신호이며, 두 신호의 스윙폭은 비교적 작은 레벨의 전압차를 가지며 이루어지는 신호이다. 여기서 상기 스윙폭이라는 의미는 두 신호의 하이 논리전압과 로우 논리전압의 차를 말한다. 그리고 제1외부입력신호K는 피모오스트랜지스터11 및 12의 게이트전극에 인가되고, 제2외부입력신호KB는 피모오스트랜지스터13의 게이트전극에 인가된다. 이때 상기 제1외부입력신호K가 하이 논리를 갖는 신호이고 제2외부입력신호KB가 로우 논리를 갖는 신호라고 가정한다. 그러면 피모오스트랜지스터12 보다 피모오스트랜지스터13이 더 턴온된다. 따라서 노드19의 전압보다 노드20의 전압 레벨이 더 높게 된다. 이때 상기 노드19의 전압이 낮은 전압이므로 엔모오스트랜지스터14 및 15는 오프 상태로 천이된다. 따라서 노드20의 전압은 하이 논리레벨로 천이된다. 그리고 상기 노드20의 하이 논리레벨은 인버터16 및 17을 통해 씨모오스 레벨의 하이 논리신호로 변환되어 출력된다. 또한 상기 제1외부입력신호K가 로우 논리를 갖는 신호이고 제2외부입력신호KB가 하이 논리를 갖는 신호라고 가정한다. 그러면 피모오스트랜지스터12는 피모오스트랜지스터13 보다 더 턴온된다. 따라서 노드19의 전압은 노드20의 전압 레벨 보다 더 높게된다. 이때 상기 노드19의 전압이 높은 전압이므로 엔모오스트랜지스터14 및 15는 온 상태로 천이된다. 따라서 노드20의 전압은 로우 논리레벨로 천이된다. 그리고 상기 노드20의 로우 논리레벨은 인버터16 및 17을 통해 씨모오스 레벨의 로우 논리신호로 변환되어 출력된다.First, the external input signals K and KB are a pair of signals having logics opposite to the clock signals input from the outside, and the swing widths of the two signals are signals having a relatively small voltage difference. Here, the swing width means a difference between a high logic voltage and a low logic voltage of two signals. The first external input signal K is applied to the gate electrodes of the PIO transistors 11 and 12, and the second external input signal KB is applied to the gate electrode of the PIO transistor 13. In this case, it is assumed that the first external input signal K is a signal having a high logic and the second external input signal KB is a signal having a low logic. Then, the PMO transistor 13 is turned on more than the PMO transistor 12. Therefore, the voltage level of node 20 is higher than that of node 19. At this time, since the voltage of the node 19 is a low voltage, NMOS transistors 14 and 15 transition to the off state. Thus, the voltage at node 20 transitions to a high logic level. The high logic level of the node 20 is converted into a high logic signal of the CMOS level through the inverters 16 and 17 and output. It is also assumed that the first external input signal K is a signal having a low logic and the second external input signal KB is a signal having a high logic. The PMO transistor 12 is then turned on more than the PMO transistor 13. Thus, the voltage at node 19 is higher than the voltage level at node 20. At this time, since the voltage of the node 19 is a high voltage, NMOS transistors 14 and 15 transition to the on state. Thus, the voltage at node 20 transitions to a low logic level. The low logic level of the node 20 is converted into a low logic signal of the CMOS level through the inverters 16 and 17 and output.
따라서 상기 제1도와 같은 외부입력신호 입력회로는 전압차가 작은 외부 클럭을 입력하여 씨모오스 레벨의 클럭으로 변환 출력하는 기능을 수행하며, 외부클럭이 한 쌍의 신호들로 동시에 입력되는 경우에도 버퍼링이 가능하게 된다. 제7a도-제7d도는 상기 제1도와 같은 구성을 갖는 종래의 클럭입력버퍼의 동작 특성을 도시하는 도면이다. 여기서 제7a도 및 제7c도는 외부입력신호가 GTL 레벨의 신호인 경우의 동작특성을 나타내고 있으며, 제7b도 및 제7d도는 외부입력신호가 PECL 레벨의 신호인 경우의 동작특성을 나타내고 있다. 또한 제7a도 및 제7b도는 시간 축을 중심으로 상기 클럭입력버퍼의 동작특성을 도시하고 있으며, 제7c도 및 제7d도는 전압 축을 중심으로 상기 클럭입력버퍼의 동작특성을 도시하고 있다.Therefore, the external input signal input circuit as shown in FIG. 1 performs a function of converting and outputting an external clock having a small voltage difference to a CMOS level clock, and buffering is performed even when the external clock is simultaneously inputted as a pair of signals. It becomes possible. 7A to 7D are diagrams showing the operating characteristics of a conventional clock input buffer having the configuration as shown in FIG. 7A and 7C show operating characteristics when the external input signal is a GTL level signal, and FIGS. 7B and 7D show operating characteristics when the external input signal is a PECL level signal. 7A and 7B show operating characteristics of the clock input buffer around the time axis, and FIGS. 7C and 7D show operating characteristics of the clock input buffer around the voltage axis.
먼저 GTL 신호의 입력 레벨은 제7a도 및 제7c도에 도시된 바와 같이 1V 미만의 전압으로서 수백 ㎷의 스윙폭을 갖는 신호이다. 711과 같은 제1외부입력신호K가 하이 논리신호로 입력되고 712와 같이 제2외부입력신호KB가 로우 논리신호로 입력되는 경우, 상기한 바와 같이 피모오스트랜지스터12보다 피모오스트랜지스터13이 더 온되므로, 클럭입력버퍼를 출력하는 클럭은 713과 같이 씨모오스 레벨의 하이 논리상태로 천이되기 시작한다. 이때 상기 클럭입력버퍼는 제1도에 도시된 바와 모오스트랜지스터의 천이 속도에 의해 출력의 안정된 레벨로 천이되는데 소요되는 시간이 길어진다. 또한 상기 GTL신호의 레벨이 1V 미만의 전압레벨을 가지므로, 모오스트랜지스터의 동작이 안정되기에 많은 시간이 지연된다. 따라서 작은 전압차의 입력신호가 큰 전압차의 출력신호로 변환되는 시간은 710과 같이 길어지게 된다. 따라서 고속의 반도체 메모리장치에서는 사용이 불가능해지게 된다.First, the input level of the GTL signal is a signal having a swing width of several hundreds of kHz as a voltage less than 1V as shown in FIGS. 7A and 7C. When the first external input signal K such as 711 is input as a high logic signal and the second external input signal KB is input as a low logic signal as in 712, the PMO transistor 13 is turned on more than the PMO transistor 12 as described above. Therefore, the clock outputting the clock input buffer starts to transition to the high logic state of the CMOS level as shown in 713. In this case, the time required for the clock input buffer to transition to a stable level of output is increased by the transition speed of the MOS transistor as shown in FIG. In addition, since the level of the GTL signal has a voltage level of less than 1 V, a long time is delayed because the operation of the MOS transistor is stabilized. Therefore, the time when the input signal of the small voltage difference is converted into the output signal of the large voltage difference becomes longer as shown in 710. Therefore, it becomes impossible to use in a high speed semiconductor memory device.
두번째로 PECL신호의 입력 레벨은 제7b도 및 제7d도에 도시된 바와 같이 2V 전후의 전압 레벨로서 수백 ㎷의 스윙폭을 갖는 신호이다. 이때 상기 721 및 722와 같이 입력되는 제1외부입력신호K 및 제2외부입력신호KB가 723과 같이 씨모오스 레벨의 클럭으로 출력되는 동작도 상기 GTL신호의 동작이 동일하게 이루어진다. 따라서 상기 721 및 722와 같은 PECL신호가 713과 같은 씨모오스 레벨의 클럭으로 출력될 시 720과 같은 지연시간을 갖게 된다.Secondly, the input level of the PECL signal is a signal having a swing width of several hundreds of kHz as a voltage level around 2V as shown in FIGS. 7B and 7D. In this case, the operation of the GTL signal is identical to the operation of outputting the first external input signal K and the second external input signal KB, which are input as shown in 721 and 722, to the clock of the CMOS level as shown in 723. Therefore, when the PECL signals such as 721 and 722 are output to the clock of the CMOS level such as 713, they have a delay time of 720.
그러므로 상기와 같은 종래의 입력회로는 고속의 시스템에서는 사용이 불가능해진다. 이는 200㎒ 이상의 속도를 가지는 고속의 외부클럭이 인가되는 경우, 1주기에서 클럭입력버퍼에서 점유되는 시간이 너무 길기 때문이다. 즉, 수 백㎒ 이상의 외부 클럭이 입력되는 경우, 상기 모오스트랜지스터의 동작 속도에 따라 너무 지연되어 반도체 메모리장치의 내부로 인가되기 때문이다. 그리고 클럭의 주기가 짧아질수록 더욱 더 고신뢰성을 요구되는데, 모오스트랜지스터들로 구성되는 클럭입력버퍼는 공정, 온도, 잡음 등에 따른 변화를 최소화하는데 어려움이 따른다.Therefore, the conventional input circuit as described above cannot be used in a high speed system. This is because the time occupied by the clock input buffer in one cycle is too long when a high speed external clock having a speed of 200 MHz or more is applied. That is, when an external clock of several hundred MHz or more is input, it is delayed too much according to the operation speed of the MOS transistor and applied to the inside of the semiconductor memory device. The shorter the clock period, the higher the reliability is required. The clock input buffer composed of MOS transistors has difficulty in minimizing changes due to process, temperature and noise.
따라서 본 발명의 목적은 반도체 메모리장치에서 입력되는 외부클럭을 고속으로 처리할 수 있는 클럭입력회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a clock input circuit capable of processing an external clock input from a semiconductor memory device at high speed.
본 발명의 다른 목적은 반도체 메모리장치에서 주변환경의 변화 요인에 덜 민감한 클럭입력회로를 제공함에 있다.Another object of the present invention is to provide a clock input circuit which is less sensitive to a change factor of the surrounding environment in a semiconductor memory device.
본 발명의 또 다른 목적은 반도체 메모리장치에서 외부입력신호를 입력하는 회로와 메모리셀 어레이를 분리하여 입력 캐패시턴스를 감축할 수 있는 클럭입력회로를 제공함에 있다.It is still another object of the present invention to provide a clock input circuit capable of reducing input capacitance by separating a circuit for inputting an external input signal from a memory cell array in a semiconductor memory device.
이러한 본 발명의 목적들을 달성하기 위하여 외부입력신호를 입력하는 반도체 메모리장치의 입력회로가, 입력되는 외부입력신호의 전압레벨을 조정하는 입력수단과, 상기 레벨 조정된 신호를 증폭하여 전류신호로 변환 출력하는 증폭수단과, 메모리셀 어레이의 주변회로인 입력버퍼회로와 연결되어 전류신호를 전압신호로 변환하여 상기 입력버퍼회로에 클럭으로 공급하는 부하수단과, 상기 증폭수단과 부하수단 사이에 연결되어 상기 전류신호를 상기 부하수단으로 전달하는 버스라인으로 구성된 것을 특징으로 한다.In order to achieve the objects of the present invention, an input circuit of a semiconductor memory device for inputting an external input signal includes input means for adjusting a voltage level of an input external input signal, and amplifying the level-adjusted signal into a current signal. An amplifying means for outputting and being connected to an input buffer circuit, which is a peripheral circuit of the memory cell array, to convert a current signal into a voltage signal and to supply the clock to the input buffer circuit, and is connected between the amplifying means and the load means. Characterized in that the bus line for transmitting the current signal to the load means.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same parts in the figures represent the same reference signs wherever possible.
여기에서 사용되는 외부입력신호라는 용어는 반도체 메모리장치의 외부에서 반도체 메모리장치로 입력되는 각종 클럭 및 제어신호들을 의미한다. 클럭입력회로는 반도체 메모리장치에서 상기 외부입력신호를 입력하는 회로를 의미한다. 입력버퍼회로는 반도체 메모리장치에서 상기 클럭입력회로와 메모리셀 어레이 사이에 연결되는 회로로서, 상기 클럭입력회로로부터 입력되는 외부입력신호를 메모리셀 어레이 신호 레벨에 맞도록 변환하여 출력하는 기능을 수행한다.As used herein, the term external input signal refers to various clock and control signals input to the semiconductor memory device from the outside of the semiconductor memory device. The clock input circuit refers to a circuit for inputting the external input signal in a semiconductor memory device. The input buffer circuit is a circuit connected between the clock input circuit and the memory cell array in a semiconductor memory device. The input buffer circuit converts and outputs an external input signal input from the clock input circuit to match the memory cell array signal level. .
제2도는 본 발명에 따른 클럭입력회로의 구성도로서, 반도체 메모리장치의 외부로 입력되는 외부입력신호가 서로 상반되는 논리를 갖는 한 쌍의 제1외부입력신호K 및 제2외부입력신호KB로 이루어지는 경우의 예를 도시하고 있다. 제1입력부211은 출력단 노드N1과 연결되며, 제1외부입력신호K를 입력하여 신호의 레벨을 조정하여 출력한다. 제2입력부212는 출력단이 노드N2와 연결되며, 제2외부입력신호KB를 입력하여 신호의 레벨을 조정하여 출력한다. 증폭부220은 입력단들이 각각 노드N1 및 노드N2에 연결되고 출력단들이 각각 노드N3 및 노드N4에 연결된다. 상기 증폭부220은 상기 두 입력신호의차를 증폭하여 전류신호로 변환 출력한다. 상기 증폭부220의 구성을 살펴보면, 제1바이폴라트랜지스터221은 컬렉터전극 및 이미터전극이 각각 노드N3 및 전류제어소자223 사이에 연결되고 게이트전극이 노드N1에 연결된다. 제1바이폴라트랜지스터222은 컬렉터전극 및 이미터전극이 각각 노드N4 및 전류제어소자223 사이에 연결되고 게이트전극이 노드N2에 연결된다. 전류제어소자223은 상기 바이폴라트랜지스터221 및 222의 이미터전극들과 접지전압 사이에 연결된다. 버스라인230은 증폭부220의 출력단과 입력버퍼회로의 입력단 사이에 연결된다. 상기 버스라인230은 상기 증폭부220으로부터 출력되는 클럭의 전류신호를 입력버퍼회로로 전달하는 기능을 수행한다. 상기 버스라인230은 금속선(metal line)으로 구성되며, 제1버스라인231은 노드N3과 노드N5 사이에 연결되고 제2버스라인은 노드N4와 노드N6 사이에 연결된다. 부하부240은 상기 입력버퍼회로와 연결되는 상기 버스라인230의 종단부에 위치되며, 상기 버스라인230을 통해 전달되는 전류신호를 전압신호로 변환하여 상기 입력버퍼회로로 인가한다. 상기 부하수단240은 제1다이오드241 및 제2다이오드242로 구성된다. 상기 제1다이오드241은 전원전압과 노드N5 사이에 연결되고, 제2다이오드242는 전원전압과 노드N6 사이에 연결된다.2 is a configuration diagram of a clock input circuit according to the present invention, wherein a pair of first external input signals K and a second external input signal KB having logics in which the external input signals input to the outside of the semiconductor memory device are opposite to each other are shown. An example of the case where it is made is shown. The first input unit 211 is connected to the output node N1, and inputs the first external input signal K to adjust and output the level of the signal. The second input unit 212 has an output terminal connected to the node N2, and inputs a second external input signal KB to adjust and output a signal level. The amplifier 220 has input terminals connected to nodes N1 and N2, respectively, and output terminals connected to nodes N3 and N4, respectively. The amplifier 220 amplifies the difference between the two input signals and converts the current signal. Looking at the configuration of the amplifier 220, in the first bipolar transistor 221, the collector electrode and the emitter electrode is connected between the node N3 and the current control element 223, respectively, the gate electrode is connected to the node N1. In the first bipolar transistor 222, the collector electrode and the emitter electrode are connected between the node N4 and the current control element 223, respectively, and the gate electrode is connected to the node N2. The current control element 223 is connected between the emitter electrodes of the bipolar transistors 221 and 222 and the ground voltage. The bus line 230 is connected between the output terminal of the amplifier 220 and the input terminal of the input buffer circuit. The bus line 230 transmits a current signal of a clock output from the amplifier 220 to an input buffer circuit. The bus line 230 is composed of a metal line, the first bus line 231 is connected between the node N3 and node N5 and the second bus line is connected between the node N4 and node N6. The load unit 240 is positioned at an end portion of the bus line 230 connected to the input buffer circuit, converts a current signal transmitted through the bus line 230 into a voltage signal, and applies it to the input buffer circuit. The load means 240 is composed of a first diode 241 and a second diode 242. The first diode 241 is connected between the power supply voltage and the node N5, and the second diode 242 is connected between the power supply voltage and the node N6.
상기 제2도에서 입력되는 외부입력신호K 및 KB는 서로 상반되는 논리 또는 레벨을 갖는다. 즉, 상기 제1외부입력신호K가 하이 논리상태이면 제2외부입력신호KB는 로우 논리상태이고, 상기 제1외부입력신호K가 로우 논리상태이면 제2외부입력신호KB는 하이 논리상태가 된다. 이때 동시에 입력되는 한 쌍의 상기 외부입력신호K 및 KB는 두 신호의 전압차가 작은 신호라고 가정하며, 본 발명에서는 상기 외부입력신호K 및 KB는 논리가 천이될 시 수백 ㎷의 매우 작은 스윙폭을 갖는다고 가정한다. 또한 본 발명에서 사용되는 전원전압은 3.3V라 가정한다.The external input signals K and KB input in FIG. 2 have logics or levels opposite to each other. That is, when the first external input signal K is in a high logic state, the second external input signal KB is in a low logic state, and when the first external input signal K is in a low logic state, the second external input signal KB is in a high logic state. . In this case, it is assumed that a pair of the external input signals K and KB input at the same time are signals having a small voltage difference between the two signals. Suppose you have In addition, it is assumed that the power supply voltage used in the present invention is 3.3V.
상기 외부입력신호K 및 KB를 입력하는 입력부211 및 212는 입력신호의 레벨에 따라 제3도 또는 제4도와 같이 구성할 수 있다. 또한 제8a도-제8d도는 본 발명에 따른 클럭입력버퍼의 동작특성을 도시하는 도면이다. 여기서 제8a도 및 제8c도는 외부입력신호가 GTL 레벨의 신호인 경우의 동작특성을 나타내고 있으며, 제8b도 및 제8d도는 외부입력신호가 PECL 레벨의 신호인 경우의 동작특성을 나타내고 있다. 또한 제8a도 및 제8b도는 시간 축을 중심으로 상기 클럭입력버퍼의 동작특성을 도시하고 있으며, 제8c도 및 제8d도는 전압 축을 중심으로 상기 클럭입력버퍼의 동작특성을 도시하고 있다.The input units 211 and 212 for inputting the external input signals K and KB may be configured as shown in FIG. 3 or 4 according to the level of the input signal. 8A to 8D are diagrams showing the operating characteristics of the clock input buffer according to the present invention. 8A and 8C show operating characteristics when the external input signal is a GTL level signal, and FIGS. 8B and 8D show operating characteristics when the external input signal is a PECL level signal. 8A and 8B show operating characteristics of the clock input buffer with respect to the time axis, and FIGS. 8C and 8D show operating characteristics of the clock input buffer with respect to the voltage axis.
상기 제3도는 상기 외부입력신호K 및 KB가 GTL 레벨의 신호일 시의 입력부211 및 212의 구성으로서, 피모오스트랜지스터31은 소오스전극 및 드레인전극이 각각 전원전압과 노드39에 연결되며 게이트전극이 접지전압에 연결된다. 바이폴라트랜지스터32는 컬렉터전극과 베이스전극이 노드39에 공통 연결된다. 피모오스트랜지스터33은 소오스전극 및 드레인전극이 각각 상기 바이폴라트랜지스터의 이미터전극 및 접지전압과 연결되고, 게이트전극이 외부입력신호K 또는 KB에 연결된다. 바이폴라트랜지스터34는 컬렉터전극 및 이미터전극이 전원전압 및 노드N1(또는 노드N2)에 연결되며, 베이스전극이 노드39에 연결된다. 전류제어소자35는 노드N1(또는 노드N2)와 접지전압 사이에 연결된다. 여기서 피모오스트랜지스터31 및 32는 소오스 폴로워(source follower)의 구성을 가지며, 바이폴라트랜지스터34 및 전류제어소자35는 이미터 폴로워(emitter follower)의 구성을 가진다.3 is a configuration of inputs 211 and 212 when the external input signals K and KB are signals having a GTL level, and PIM transistor 31 has a source electrode and a drain electrode connected to a power supply voltage and a node 39, respectively, and the gate electrode is grounded. Connected to the voltage. In the bipolar transistor 32, the collector electrode and the base electrode are commonly connected to the node 39. In the PIM transistor 33, the source electrode and the drain electrode are connected to the emitter electrode and the ground voltage of the bipolar transistor, respectively, and the gate electrode is connected to the external input signal K or KB. In the bipolar transistor 34, a collector electrode and an emitter electrode are connected to a power supply voltage and a node N1 (or node N2), and a base electrode is connected to a node 39. The current control element 35 is connected between the node N1 (or node N2) and the ground voltage. Here, the PMO transistors 31 and 32 have a source follower configuration, and the bipolar transistor 34 and the current control element 35 have an emitter follower configuration.
먼저 상기 모오스트랜지스터31 및 33으로 이루어지는 소오스 폴로워의 구성은 입력 대 출력이 1:1 증폭비를 가지므로 지연 시간이 거의 없게 된다. 따라서 외부로부터 인가되는 GTL 신호는 지연없이 고속으로 처리되어 노드39에 발생된다. 상기 GTL 신호는 신호의 레벨은 낮은 전압 레벨을 가지므로, 증폭부220에서 신호의 논리를 신속하게 감지할 수 있도록 레벨을 조정(level shifting)을 하여야 한다. 이는 상기 증폭부220가 신속하게 감지할 수 있도록 입력되는 외부입력신호의 레벨을 상승시켜, 상기 증폭부220의 동작점을 최적화시키기 위함이다. 상기와 같이 GTL 신호의 레벨을 조정하는 구성은 다이오드 구성의 바이폴라트랜지스터32 및 이미터 폴로워 구성의 바이폴라트랜지스터34이다. 따라서 모오스트랜지스터33의 게이트전극으로 제8a도 및 제8b도의 811(또는 812)와 같이 GTL 레벨의 제1외부입력신호K(또는 제2외부입력신호KB)가 입력되면 노드39에는 상기 외부입력신호K(또는 KB)가 소오스 폴로워 구성에 의해 지연없이 입력되며, 바이폴라트랜지스터32 및 34에 의해 노드N1(또는 N2)에는 증폭부220의 입력 레벨로 상승된다. 따라서 제3도와 같이 입력부211 또는 212를 구성하는 경우, 입력되는 GTL 레벨의 외부입력신호K 및 KB는 지연없이 레벨 쉬프팅되어 출력되며, 이때 상기 입력부211 또는 212를 출력하는 신호는 외부입력신호K(또는 KB)의 전압 레벨이 상승된 상태에서 스윙폭이 그대로 유지된다.First, the source follower composed of the MOS transistors 31 and 33 has almost 1: 1 delay ratio since the input-to-output has a 1: 1 amplification ratio. Therefore, the GTL signal applied from the outside is processed at high speed without delay and generated at the node 39. Since the GTL signal has a low voltage level, the GTL signal needs to be level shifted so that the logic of the signal can be quickly detected by the amplifier 220. This is to optimize the operating point of the amplifier 220 by increasing the level of the external input signal inputted so that the amplifier 220 can detect it quickly. As described above, the configuration for adjusting the level of the GTL signal is a bipolar transistor 32 having a diode configuration and a bipolar transistor 34 having an emitter follower configuration. Therefore, when the first external input signal K (or the second external input signal KB) of the GTL level is input to the gate electrode of the MOS transistor 33 as shown in 811 (or 812) of FIGS. 8A and 8B, the node 39 receives the external input signal. K (or KB) is input without delay by the source follower configuration, and is raised to the input level of the amplifier 220 at the node N1 (or N2) by the bipolar transistors 32 and 34. Accordingly, when the input unit 211 or 212 is configured as shown in FIG. 3, the external input signals K and KB of the GTL level to be input are level-shifted without delay, and the signal outputting the input unit 211 or 212 is the external input signal K ( Or KB), the swing width is maintained as it is.
상기 제4도는 상기 외부입력신호K 및 KB가 PECL 레벨의 신호일 시의 입력부211 및 212의 구성으로서, 피모오스트랜지스터41은 소오스전극 및 드레인전극이 각각 전원전압 및 노드49에 연결되며 게이트전극이 접지전압에 연결된다. 피모오스트랜지스터42는 소오스전극 및 드레인전극이 각각 상기 노드49 및 접지전압과 연결되고, 게이트전극이 외부입력신호K 또는 KB에 연결된다. 바이폴라트랜지스터43은 컬렉터전극 및 이미터전극이 전원전압 및 노드N1(또는 노드N2)에 연결되며, 베이스전극이 노드49에 연결된다. 전류제어소자44는 노드N1(또는 노드N2)와 접지전압 사이에 연결된다. 여기서 피모오스트랜지스터41 및 42는 소오스 폴로워(source follower)의 구성을 가지며, 바이폴라트랜지스터43 및 전류제어소자44는 이미터 폴로워(emitter follower)의 구성을 가진다.4 is a configuration of the inputs 211 and 212 when the external input signals K and KB are PECL level signals. The PMOS transistor 41 has a source electrode and a drain electrode connected to a power supply voltage and a node 49, respectively, and the gate electrode is grounded. Connected to the voltage. The PMOS transistor 42 has a source electrode and a drain electrode connected to the node 49 and the ground voltage, respectively, and a gate electrode connected to the external input signal K or KB. In the bipolar transistor 43, a collector electrode and an emitter electrode are connected to a power supply voltage and a node N1 (or node N2), and a base electrode is connected to a node 49. The current control element 44 is connected between the node N1 (or node N2) and the ground voltage. Here, the PMO transistors 41 and 42 have a source follower configuration, and the bipolar transistor 43 and the current control element 44 have an emitter follower configuration.
상기 PECL 신호의 하이 및 논리신호의 레벨은 2V를 중심으로 수백 ㎷ 스윙되는 신호이다. 따라서 상기 제3도에 도시된 바와 같이 2회에 걸쳐 레벨을 상승시키는 동작을 수행하지 않고도 상기 증폭부220의 입력 레벨로 상승시킬 수 있다. 따라서 제4도에 도시된 바와 같이 PECL 레벨의 외부입력신호K 또는 KB를 입력하는 입력부211 또는 212는 이미터 폴로워 구성의 바이폴라트랜지스터43으로 레벨을 상승시킨다. 즉, 전단의 모오스트랜지스터41 및 42는 제8b도 및 제8d도의 821(또는 812)과 같이 입력되는 제1외부입력신호K(또는 제2외부입력신호KB)를 1:1로 증폭하여 노드49로 지연없이 출력하며, 바이폴라트랜지스터43은 상기 노드49의 전압레벨에 의해 제어되어 상기 노드N1(또는 노드N2)에 레벨 상승된 신호를 발생한다. 이때 상기 노드N1(또는 노드N2)로 출력되는 신호의 스윙폭은 PECL 신호의 스윙폭을 그대로 유지하게 된다. 상기와 같은 구성을 갖는 PECL 입력회로는 LVTTL과 같이 비교적 스윙폭이 큰 신호의 입력회로로도 사용할 수 있다. 이런 경우 상기 제4도와 같은 구성을 갖는 입력부를 출력하는 신호의 스윙폭이 현격하게 작아진다. 따라서 신호 전달시 작은 스윙폭의 신호로 전달되므로, 전달 속도와 전류의 소모면에서 이득을 볼 수 있다.The level of the high and logic signals of the PECL signal is a signal swinging hundreds of microseconds around 2V. Accordingly, as shown in FIG. 3, the controller can raise the input level of the amplifier 220 without performing the operation of raising the level twice. Accordingly, as shown in FIG. 4, the input unit 211 or 212 for inputting the external input signal K or KB having the PECL level is raised to the bipolar transistor 43 having an emitter follower configuration. That is, the MOS transistors 41 and 42 at the front end amplify the first external input signal K (or the second external input signal KB) 1: 1 as shown in 821 (or 812) of FIGS. 8B and 8D by a node 49. The bipolar transistor 43 is controlled by the voltage level of the node 49 to generate a signal rising to the node N1 (or node N2). At this time, the swing width of the signal output to the node N1 (or node N2) maintains the swing width of the PECL signal. The PECL input circuit having the above configuration can be used as an input circuit of a relatively large swing width, such as LVTTL. In this case, the swing width of the signal outputting the input unit having the configuration as shown in FIG. 4 is significantly reduced. Therefore, since the signal is transmitted with a small swing width signal, the gain can be seen in terms of transmission speed and current consumption.
상기한 바와 같이 제3도 및 제4도와 같은 구성을 갖는 입력부211 및 212는 공통적으로 첫단이 모오스트랜지스터의 소오스 폴로워로 구성되어 있으며, 다음단이 바이폴라트랜지스터의 이미터 폴로워로 구성되어 있다. 따라서 소오스 폴로워의 구성에 의해 작은 스윙폭을 갖는 외부입력신호를 전달 지연없이 입력할 수 있고, 이미터 폴로워 구성에 의해 뒷단 증폭부220의 최적 동작 레벨로 신호의 레벨의 상승시킬 수 있다. 그러므로 입력되는 외부입력신호K 및 KB를 지연없이 최적의 레벨로 상승시킬 수 있음을 알 수 있다.As described above, the input sections 211 and 212 having the configurations shown in FIGS. 3 and 4 are commonly configured as source followers of the MOS transistor and the next stage is configured as the emitter followers of the bipolar transistor. Accordingly, the source follower configuration allows input of an external input signal having a small swing width without a propagation delay, and the emitter follower configuration allows the signal level to be raised to the optimum operating level of the rear end amplifier 220. Therefore, it can be seen that the input external input signals K and KB can be raised to the optimum level without delay.
상기와 같이 노드N1 및 N2로 인가되는 제1외부입력신호K 제2외부입력신호KB는 차동증폭기의 구성을 갖는 증폭부220으로 입력된다. 상기 증폭부220은 제2도에 도시된 바와 같이 바이폴라트랜지스터221, 222 및 전류제어소자223으로 구성된다. 즉, 상기 증폭부220은 노드N1 및 노드N2로 입력되는 제1외부입력신호K 및 제2외부입력신호KB의 차를 감지하여 반전 증폭한 후 전류신호로 변환하여 노드N3 및 노드N4로 출력한다. 이때 상기 증폭부220은 바이폴라트랜지스터221 및 222로 구성되므로, 증폭 동작이 매우 빠른 속도로 이루어진다. 따라서 상기 바이폴라트랜지스터221 및 222로부터 출력되는 신호는 상기 입력버퍼회로에서 처리할 수 있는 레벨로 상승된 전류신호가 되며, 고속으로 외부입력신호K 및 KB의 차를 감지하여 차신호를 증폭하는 동작을 수행하게 된다.As described above, the first external input signal K and the second external input signal KB applied to the nodes N1 and N2 are input to the amplifier 220 having the configuration of the differential amplifier. As illustrated in FIG. 2, the amplifier 220 includes bipolar transistors 221 and 222 and a current control element 223. That is, the amplifier 220 senses the difference between the first external input signal K and the second external input signal KB input to the node N1 and the node N2, inverts and amplifies the signal, and converts the current signal to the node N3 and the node N4. . At this time, since the amplification unit 220 is composed of bipolar transistors 221 and 222, the amplification operation is made at a very high speed. Therefore, the signal output from the bipolar transistors 221 and 222 becomes a current signal raised to a level that can be processed by the input buffer circuit, and amplifies the difference signal by detecting the difference between the external input signals K and KB at high speed. Will be performed.
상기 증폭부220의 출력단인 노드N3 및 노드N4와 입력버퍼회로의 입력단인 노드N5 및 노드N6 사이에 각각 연결되는 제1버스라인231 및 제2버스라인 232는 금속선이다. 따라서 상기 증폭부220에서 두 입력신호의 차를 증폭하여 전류신호로 변환 출력하면, 상기 버스라인230은 상기 전류신호를 입력버퍼회로의 입력단으로 전달한다. 이때 상기 노드N5 및 노드N6에 각각 연결되는 부하 수단인 다이오드241 및 242는 상기 제1버스라인231 및 제2버스라인232로 전달되는 전류신호를 전압신호로 변환하여 입력버퍼회로로 입력시킨다. 따라서 상기 다이오드241 및 242는 전류신호를 전압신호로 변환하는 부하부240이 된다. 따라서 상기 노드N5 및 노드N6에 발생되는 신호는 제1입력입력신호KIB 및 제2입력입력신호KI가 된다. 이때 상기 제1입력입력신호KIB 및 제2입력입력신호KI의 스윙은 아주 작아서 제8a도 및 제8d도에 도시된 바와 같이 약 100-200㎷ 정도가 된다. 즉, 1V 미만의 전압 레벨을 가지며 수백 ㎷의 스윙폭을 가지는 GTL 신호가 입력되거나 2V 전압 레벨을 가지며 수백 ㎷ 스윙되는 PECL 신호가 입력되는 경우에도, 출력되는 신호KIB 및 KI는 제8a도-제8d도에 도시된 바와 같이 2.5V를 중심으로 미세한 스윙폭을 가지는 신호로 동일하게 입력됨을 알 수 있다. 이런 이유로 입력입력신호KIB 및 KI로부터 극히 적은 지연으로 신호 전달이 이루어진다. 그리고 용도에 따라 감지증폭기(sense amp)나 레벨변환기(level converter) 등의 수단을 이용하면 신호를 증폭시켜서 사용할 수 있다. 즉 상기 노드N5 및 노드N6에 발생되는 상기 제1입력입력신호KIB 및 제2입력입력신호KI는 입력되는 외부입력신호의 전압 레벨 및 스윙폭에 관계없이 일정 전압레벨을 중심으로 논리 상태에 따라 상하로 스윙되는 신호가 된다.The first bus line 231 and the second bus line 232 connected between the node N3 and the node N4, which are output terminals of the amplifier 220, and the node N5 and the node N6, which are input terminals of the input buffer circuit, respectively, are metal wires. Therefore, when the amplification unit 220 amplifies the difference between the two input signals and converts the current signal, the bus line 230 transfers the current signal to the input terminal of the input buffer circuit. At this time, the diodes 241 and 242, which are the load means connected to the nodes N5 and N6, respectively, convert the current signals transmitted to the first bus line 231 and the second bus line 232 into voltage signals and input them to the input buffer circuit. Accordingly, the diodes 241 and 242 become a load unit 240 for converting a current signal into a voltage signal. Accordingly, the signals generated at the nodes N5 and N6 become the first input input signal KIB and the second input input signal KI. At this time, the swing of the first input input signal KIB and the second input input signal KI is so small that it is about 100-200 Hz as shown in FIGS. 8A and 8D. That is, even when a GTL signal having a voltage level of less than 1V and a swing width of several hundreds of kW is input or a PECL signal having a 2V voltage level and several hundreds of kW is input, the output signals KIB and KI are outputted in FIG. As shown in FIG. 8d, it can be seen that the signals are input identically with a small swing width around 2.5V. For this reason, signal transmission takes place with very low delay from the input input signals KIB and KI. Depending on the application, a signal such as a sense amplifier or a level converter may be used to amplify the signal. That is, the first input input signal KIB and the second input input signal KI generated at the nodes N5 and N6 are vertically raised or lowered according to a logic state based on a constant voltage level regardless of the voltage level and the swing width of the input external input signal. It is a signal to swing.
상기와 같은 구성은 입력되는 외부입력신호K 및 KB가 서로 상반되는 논리를 가지는 한 쌍의 신호인 경우의 실시예이다. 그러나 단일 외부입력신호가 입력되어도 상기와 같은 효과를 구현할 수 있다. 이런 경우 상기 외부입력신호K 또는 KB 중에서 한 단자에 외부 또는 내부에서 발생시킨 적절한 레벨의 기준전압을 인가해주면 상기와 동일한 기능을 수행할 수 있다. 제5도는 상기와 같이 단일 외부입력신호K를 입력하여 입력버퍼회로로 전달하는 본 발명의 또 다른 실시예의 구성을 도시하고 있다.The above configuration is an embodiment in which the external input signals K and KB to be input are a pair of signals having logics opposite to each other. However, even when a single external input signal is input, the above effects can be realized. In this case, the same function as described above may be performed by applying a reference voltage having an appropriate level generated externally or internally to one of the external input signals K or KB. 5 shows a configuration of another embodiment of the present invention for inputting a single external input signal K and transferring it to the input buffer circuit as described above.
상기 제5도의 구성을 살펴보면, 입력부210은 출력단이 증폭부220의 제1입력단과 연결되며, 외부입력신호K를 입력하여 신호의 레벨을 조정하여 출력한다. 상기 증폭부220은 제1입력단이 입력부210의 출력단에 연결되고, 제2입력단이 기준전압신호Rf에 연결된다. 상기 증폭부220은 상기 두 입력신호의 차를 증폭하여 전류신호로 변환 출력한다. 여기서 상기 기준전압신호Rf는 외부 또는 내부의 기준전압발생회로에서 출력되는 신호로서, 입력되는 외부입력신호K의 하이 논리 레벨 및 로우 논리 레벨의 중간 레벨 정도로 설정하여 발생시킨다. 상기 증폭부220의 구성을 살펴보면, 제1바이폴라트랜지스터221은 컬렉터전극 및 이미터전극이 각각 노드N3 및 전류제어소자223 사이에 연결되고 게이트전극이 노드N1에 연결된다. 제1바이폴라트랜지스터222은 컬렉터전극 및 이미터전극이 각각 노드N4 및 전류제어소자223 사이에 연결되고 게이트전극이 노드N2에 연결된다. 전류제어소자223은 상기 바이폴라트랜지스터221 및 222의 이미터전극들과 접지전압 사이에 연결된다. 버스라인230은 증폭부220의 출력단과 입력버퍼회로의 입력단 사이에 연결된다. 상기 버스라인230은 상기 증폭부220으로부터 출력되는 클럭의 전류신호를 입력버퍼회로로 전달하는 기능을 수행한다. 상기 버스라인230은 금속선(metal line)으로 구성되며, 제1버스라인231은 노드N3과 노드N5 사이에 연결되고 제2버스라인은 노드N4와 노드N6 사이에 연결된다. 부하부240은 상기 입력버퍼회로와 연결되는 상기 버스라인230의 종단부에 위치되며, 상기 버스라인230을 통해 전달되는 전류신호를 전압신호로 변환하여 상기 입력버퍼회로로 인가한다. 상기 부하수단240은 제1다이오드241 및 제2다이오드242로 구성된다. 상기 제1다이오드241은 전원전압과 노드N5 사이에 연결되고, 제2다이오드242는 전원전압과 노드N6 사이에 연결된다.Referring to the configuration of FIG. 5, the input unit 210 has an output terminal connected to the first input terminal of the amplifier 220, and inputs an external input signal K to adjust the level of the signal. In the amplifier 220, a first input terminal is connected to an output terminal of the input unit 210, and a second input terminal is connected to a reference voltage signal Rf. The amplifier 220 amplifies the difference between the two input signals and converts the current signal. Here, the reference voltage signal Rf is a signal output from an external or internal reference voltage generation circuit, and is generated by being set at an intermediate level between the high logic level and the low logic level of the input external input signal K. Looking at the configuration of the amplifier 220, in the first bipolar transistor 221, the collector electrode and the emitter electrode is connected between the node N3 and the current control element 223, respectively, the gate electrode is connected to the node N1. In the first bipolar transistor 222, the collector electrode and the emitter electrode are connected between the node N4 and the current control element 223, respectively, and the gate electrode is connected to the node N2. The current control element 223 is connected between the emitter electrodes of the bipolar transistors 221 and 222 and the ground voltage. The bus line 230 is connected between the output terminal of the amplifier 220 and the input terminal of the input buffer circuit. The bus line 230 transmits a current signal of a clock output from the amplifier 220 to an input buffer circuit. The bus line 230 is composed of a metal line, the first bus line 231 is connected between the node N3 and node N5 and the second bus line is connected between the node N4 and node N6. The load unit 240 is positioned at an end portion of the bus line 230 connected to the input buffer circuit, converts a current signal transmitted through the bus line 230 into a voltage signal, and applies it to the input buffer circuit. The load means 240 is composed of a first diode 241 and a second diode 242. The first diode 241 is connected between the power supply voltage and the node N5, and the second diode 242 is connected between the power supply voltage and the node N6.
또한 상기 입력부210의 구성은 입력되는 외부입력신호K에 따라 달리 구성할 수 있으며, 상기한 바와 같이 상기 외부입력신호K가 GTL 신호이면 상기 제3도와 같이 구성할 수 있고, 상기 외부입력신호K가 PECL 신호이면 상기 제4도와 같이 구성할 수 있다. 또한 상기 제5도는 외부입력신호K가 입력되는 상태를 도시하고 있으나 외부입력신호KB가 입력되는 경우에도 동일한 구성으로 처리할 수 있음을 알 수 있다.In addition, the configuration of the input unit 210 may be configured differently according to the input external input signal K. As described above, when the external input signal K is a GTL signal, the input unit 210 may be configured as shown in FIG. If it is a PECL signal, it can be configured as shown in FIG. 5 shows a state in which the external input signal K is input, but it can be seen that the same configuration can be performed even when the external input signal KB is input.
상기 제5도와 같은 구성의 동작을 살펴보면, 입력부210에서 출력되는 외부입력신호K가 증폭부220으로 입력되면, 증폭부220은 상기 외부입력신호K와 기준전압신호Rf의 차를 비교하여 두 입력신호의 차를 반전 증폭한 후 전류신호로 변환 출력한다. 이후의 동작은 상기 제2도에서의 동작과 동일하게 수행된다.Referring to the operation of the configuration as shown in FIG. 5, when the external input signal K output from the input unit 210 is input to the amplifier 220, the amplifier 220 compares the difference between the external input signal K and the reference voltage signal Rf. Inverts and amplifies the difference and converts it into a current signal. The subsequent operation is performed the same as the operation in FIG.
또한 반도체 메모리장치에서 상기와 같은 클럭입력버퍼를 사용하면, 외부입력신호 입력시 입력 캐패시턴스의 대폭 감축할 수 있다. 일반적으로 반도체 메모리장치에서 버스라인을 통해 신호를 전달하는 경우, 신호를 출력하는 수단과 이 신호를 입력하는 수단은 먼거리를 유지하게 된다. 예를 들면 외부입력신호를 입력하는 패드(bonding PAD)와 상기 패드로부터 출력되는 신호를 입력하는 입력버퍼회로는 멀리 떨어져 있게 된다. 이때 패드와 입력버퍼회로는 긴 금속선으로 연결된다. 이때 반도체 메모리장치에서 긴 금속선을 사용하는 경우, 자연히 금속의 기생 캐패시턴스가 패키지의 입력 캐피시턴스를 증가시키는 요인이 된다. 보통 상기 기생 캐패시턴스가 1㎊ 이상이 되기 때문에 입력 캐패시턴스에 의한 영향은 매우 큰 문제점을 가지게 된다.In addition, when the above-described clock input buffer is used in the semiconductor memory device, the input capacitance can be greatly reduced when the external input signal is input. In general, when a semiconductor memory device transmits a signal through a bus line, a means for outputting a signal and a means for inputting the signal maintain a long distance. For example, a pad PAD for inputting an external input signal and an input buffer circuit for inputting a signal output from the pad may be far from each other. At this time, the pad and the input buffer circuit are connected by a long metal wire. At this time, when using a long metal wire in the semiconductor memory device, the parasitic capacitance of the metal naturally increases the input capacitance of the package. Usually, since the parasitic capacitance is 1 kHz or more, the influence by the input capacitance has a very large problem.
이때 출력단이 금속단과 연결되며 외부입력신호를 입력하는 구성을 패드에 인접 위치시키며, 입력단이 금속선과 연결되며 금속선을 통해 출력되는 신호를 입력하는 입력버퍼회로를 메모리셀 어레이에 근접 위치시키면, 상기와 같은 입력 캐패시턴스의 문제점을 해소할 수 있다. 즉, 입력되는 외부입력신호를 빠르게 입력하여 레벨을 상승시키고 상승된 입력신호의 차를 감지 및 증폭하여 전류신호로 변환한 후 상기 금속선으로 출력하면, 긴 금속선에서 발생되는 기생 캐패시턴스의 영향을 감소시킬 수 있다.At this time, if the output terminal is connected to the metal terminal and inputs an external input signal to the pad adjacent to the pad, and the input terminal is connected to the metal wire and inputs a signal output through the metal wire to the memory cell array, The problem of the same input capacitance can be solved. That is, by quickly inputting an external input signal to increase the level, detecting and amplifying the difference between the elevated input signals, converting it into a current signal, and outputting it to the metal wire, the effect of parasitic capacitance generated in the long metal wire may be reduced. Can be.
제6도는 반도체 메모리장치에서 입력 캐패시턴스의 영향을 감소시키는 본 발명의 또 다른 실시예의 구성도로서, 패드PD1-PD4는 반도체 메모리장치와 외부 장치간에 신호를 인터페이싱하기 위한 단자이다. 외부입력신호입력부I1-I4는 상기 패드PD1-PD4와 버스라인230-1∼230-4의 사이에 각각 대응되도록 연결된다. 상기 외부입력신호입력부I1-I4는 입력부210, 증폭부220을 포함하며, 상기한 바와 같이 입력되는 외부입력신호의 빠르게 입력한 후 차 신호를 감지 및 증폭하여 상기 버스라인230-1∼230-4로 각각 출력한다. 상기 버스라인230-1∼230-4은 금속선으로서 상기 외부입력신호입력부I1-I4와 입력버퍼회로 사이를 연결하여 신호를 전달하는 기능을 수행한다. 입력버퍼회로600은 메모리셀 어레이601과 근접 위치되며, 상기 버스라인230-1∼230-4으로부터 출력되는 입력신호를 처리하여 메모리셀 어레이로 출력한다.6 is a configuration diagram of another embodiment of the present invention for reducing the influence of input capacitance in a semiconductor memory device, wherein pads PD1-PD4 are terminals for interfacing signals between the semiconductor memory device and an external device. The external input signal input units I1-I4 are connected to correspond to the pads PD1-PD4 and the bus lines 230-1 to 230-4, respectively. The external input signal input unit I1-I4 includes an input unit 210 and an amplification unit 220. As described above, the external input signal input unit I1-I4 detects and amplifies a difference signal after inputting the external input signal quickly. Will be printed respectively. The bus lines 230-1 to 230-4 serve as a metal wire to connect the external input signal input units I 1-I 4 and the input buffer circuit to transfer signals. The input buffer circuit 600 is located close to the memory cell array 601, and processes an input signal output from the bus lines 230-1 to 230-4 and outputs it to the memory cell array.
따라서 제6도와 같이 패드P1-P4에 외부입력신호입력부I1-I4를 근접 위치 시켜 설계하고, 상기 외부입력신호입력부I1-I4는 외부 장치에서 출력되는 외부입력신호를 입력 및 증폭하여 상기 버스라인230-1∼230-4로 출력한다. 이때 상기 버스라인230-1∼230-4 상으로 출력되는 신호는 상기 외부입력신호입력부I1-I4에서 지연없이 외부입력신호의 논리가 감지되어 적정 레벨로 증폭된 신호이다. 따라서 상기 버스라인230-1∼230-4가 긴 경우에도 안정된 신호의 형태로 상기 입력버퍼회로에 인가된다. 따라서 제6도와 같이 외부입력신호를 입력하는 구성을 패드에 가까이 설계하고 입력버퍼회로를 칩 내의 원하는 위치에 설계하면, 외부입력신호의 입력 캐패시턴스를 최소화하면서 먼거리를 신속하게 전달할 수 있다.Therefore, as shown in FIG. 6, the external input signal input unit I1-I4 is designed to be located close to the pads P1-P4, and the external input signal input unit I1-I4 inputs and amplifies an external input signal output from an external device to the bus line 230. Output as -1 to 230-4. At this time, the signals output to the bus lines 230-1 to 230-4 are signals that are sensed by the external input signal input units I 1-I 4 without delay and amplified to an appropriate level. Therefore, even when the bus lines 230-1 to 230-4 are long, they are applied to the input buffer circuit in the form of a stable signal. Therefore, if the configuration of inputting the external input signal close to the pad as shown in FIG. 6 and the input buffer circuit are designed at a desired position in the chip, a long distance can be quickly transmitted while minimizing the input capacitance of the external input signal.
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| KR960035269A (en) | 1996-10-24 |
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