KR0155933B1 - Error trapping encoder and decoder with low error correction fault - Google Patents
Error trapping encoder and decoder with low error correction faultInfo
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Abstract
본 발명은 에러 트랩핑 에러정정 장치에 관한 것으로서, 특히 에러 트랩핑 코드를 이용한 에러정정 방식에 있어서 정정 오류를 줄일 수 있는 인코더 및 디코더 장치에 관한 것이다.The present invention relates to an error trapping error correction device, and more particularly, to an encoder and decoder device capable of reducing a correction error in an error correction method using an error trapping code.
본 발명에 따른 정정 오류를 줄인 에러 트랩핑 인코더 및 디코더 장치는 기존의 에러 트랩핑 방식의 에러정정데이터가 포함된 데이터포맷에 한 바이트의 패리티데이터를 추가하여 기록매체에 새로운 데이터포맷으로 인코드하여 기록한 후 기록 매체에서 데이터를 독취할 경우 인코드된 데이터포맷을 디코드할 때 에러정정과 동시에 시간의 손실없이 더블체크를 수행하여 정정오류를 대폭 감소시키는 기능을 제공한다.The error trapping encoder and decoder device which reduces the correction error according to the present invention adds one byte of parity data to the data format including the error correction data of the existing error trapping method, and encodes the new data format to the recording medium. When reading data from a recording medium after recording, it provides a function that greatly reduces the correction error by performing double check without loss of time and error correction when decoding the encoded data format.
Description
제1도는 종래의 기술에 적용되는 데이터포맷도.1 is a data format diagram applied to the prior art.
제2도는 본 발명에 적용되는 데이터포맷도.2 is a data format diagram applied to the present invention.
제3도는 본 발명에 따른 정정오류를 감소시킨 에러 트랩핑 인코더장치의 블록도.3 is a block diagram of an error trapping encoder apparatus for reducing a correction error according to the present invention.
제4도는 제3도에 도시된 장치의 데이터포맷에 따른 각 블록별 제어신호의 타이밍도.4 is a timing diagram of control signals for each block according to the data format of the apparatus shown in FIG.
제5도는 본 발명에 따른 정정오류를 감소시킨 에러 트랩핑 디코드 장치의 블록도.5 is a block diagram of an error trapping decode device for reducing correction errors in accordance with the present invention.
제6도는 제5도의 패리티로직부의 상세한 블록도.6 is a detailed block diagram of the parity logic portion of FIG.
제7도는 제5도와 제6도에 도시된 장치의 데이터포맷에 따른 각 블록별 제어신호의 타이밍도.7 is a timing diagram of control signals for each block according to the data format of the apparatus shown in FIG. 5 and FIG.
본 발명은 에러 트랩핑 에러정정 장치에 관한 것으로서, 특히 에러 트랩핑 코드를 이용한 에러정정 방식에 있어서 정정 오류를 줄일 수 있는 에러트랩핑 인코더 및 디코더 장치에 관한 것이다.The present invention relates to an error trapping error correction apparatus, and more particularly, to an error trapping encoder and decoder apparatus capable of reducing a correction error in an error correction scheme using an error trapping code.
디지털 오디오 및 HDD(hard disk driver)등과 같은 데이터 포맷을 갖추고 동작하는 장치에 있어서는 전체 데이터를 실린더(cylinder) 번호, 헤더(header)번호, 섹터 번호 등으로 구분하여 전체 데이터를 일정한 길이에 맞추어 분리하여 저장한다.In the device operating with data format such as digital audio and HDD (hard disk driver), the whole data is divided into cylinder number, header number, sector number, etc. Save it.
이 때, 데이터포맷에서 실린더 번호, 헤더 번호, 섹터 번호에 대한 정보를 가지고 있는 부분은 많은 양의 데이터는 아닐지라도 매우 중요한 부분이 된다. 그에 따라 헤더 부분에 대한 에러 정정이 필요하게 되었고, 주로 사용하는 정정 방식이 에러 트랩핑방식이다.At this time, the portion of the data format containing information about the cylinder number, the header number, and the sector number becomes a very important part, if not a large amount of data. As a result, error correction of the header part is required, and the most commonly used correction method is an error trapping method.
종래의 에러 트랩핑방식의 데이터 포맷은 헤더데이터와 에러정정(ECC : error correction code) 데이터 부분으로 구성되어 인코드시에는 에러 트랩핑회로를 이용하여 에러정정데이터를 생성하여 완전한 데이터 포맷을 형성하며 리드시에는 에러 트랩핑 디코드회로를 이용하여 에러를 정정하였다.The conventional data format of the error trapping method is composed of header data and error correction code (ECC) data parts. When encoding, error correction data is generated using an error trapping circuit to form a complete data format. At the time of reading, an error trapping decode circuit was used to correct the error.
그러나, 일반적으로 에러 트랩핑 방식을 이용한 에러 정정은 방식의 특성상 데이터의 길이가 짧고, 에러 정정 능력이 다소 떨어지며 헤더부분과 같이 중요한 부분에 대하여는 통상의 에러정정만으로 데이터의 에러보증이 미흡하기 때문에 정정 완료된 데이터에 대한 더블체크가 요구되었다.However, in general, error correction using the error trapping method is corrected due to the characteristics of the method, because the data length is short, the error correction capability is slightly decreased, and the error guarantee of the data is insufficient for the important parts such as the header part only by the ordinary error correction. A double check was required on the completed data.
본 발명은 상기의 문제점을 해결하고자 창안한 것으로서 헤더데이터와 패리티데이터를 인코드하여 정정오류를 감소시키는 에러 트랩핑 인코더장치를 제공하는 데 목적이 있다.An object of the present invention is to provide an error trapping encoder device for reducing correction errors by encoding header data and parity data.
본 발명의 다른 목적은 헤더데이터와 패리티데이터가 인코드되어 기록매체에 기록된 데이터를 독취시에 데이터의 정정오류를 감소시키는 에러 트랩핑 디코더장치를 제공하는 데 목적이 있다.It is another object of the present invention to provide an error trapping decoder apparatus for reducing error in data correction when reading data recorded on a recording medium by encoding header data and parity data.
상기 목적을 달성하기 위한 본 발명에 따른 데이터포맷을 갖추며, 에러 트랩핑 코드를 이용한 정정오류를 감소시킨 에러 트랩핑 인코더 장치는, 상기 데이터 포맷상의 헤더데이터를 유입시키는 제1게이트부; 상기 제1게이트부에서 출력된 헤더데이터의 패리티데이터를 생성하는 패리티생성부; 상기 헤더데이터와 상기 패리티생성부에서 출력된 페리티를 멀티플렉스하는 제1먹스부; 및 상기 제1먹스부에서 출력된 헤더데이터와 패리티데이터를 유입하여 에러정정 코드를 생성하는 에러 트랩핑 인코더부를 포함함을 특징으로 한다.An error trapping encoder device having a data format according to the present invention for achieving the above object and reducing a correction error using an error trapping code includes: a first gate unit for introducing header data in the data format; A parity generating unit generating parity data of the header data output from the first gate unit; A first mux unit multiplexing the header data and the parity output from the parity generator; And an error trapping encoder unit generating an error correction code by introducing header data and parity data output from the first mux unit.
상기 다른 목적을 달성하기 위한 본 발명에 따른 패리티데이터와 에러정정 데이터가 인코드되어 기록된 기록매체의 데이터를 디코드하여 정정오류를 감소시킨 디코더 장치는, 상기 기록매체의 헤더데이터와 패리티 및 에러정정코드 데이터를 유입시키는 제2게이트부; 상기 제2게이트부에서 출력된 헤더데이터와 패리티데이터 및 에러정정데이터를 유입하여 디코드처리하여 출력하는 에러 트랩핑 디코더부; 상기 제2게이트부에서 출력된 헤더데이터와 패리티를 유입하여 패리티에러를 감지하는 패리티에러 감지부; 상기 에러 트랩핑 디코더부에서 출력되는 에러 감지신호와 상기 패리티에러 감지부에서 출력되는 패리티에러 감지신호를 유입하여 오아논리로 에러상태를 출력하는 에러상태부를 포함함을 특징으로 한다.In order to achieve the above object, a decoder apparatus for reducing correction error by decoding data of a recording medium on which parity data and error correction data have been encoded is recorded. The header device and parity and error correction of the recording medium are reduced. A second gate part for introducing code data; An error trapping decoder unit for decoding and outputting the header data, the parity data, and the error correction data output from the second gate unit; A parity error detector for detecting parity errors by introducing header data and parity outputted from the second gate unit; And an error state unit for inputting an error detection signal output from the error trapping decoder unit and a parity error detection signal output from the parity error detection unit and outputting an error state in an oral logic.
이하 첨부 도면을 참조하면 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 종래의 에러 트랩핑방식에 의한 데이터포맷이고, 제2도는 본 발명에 적용되는 패리티데이터가 추가된 데이터포맷을 나타낸다.1 is a data format using a conventional error trapping method, and FIG. 2 is a data format to which parity data is applied according to the present invention.
제3도는 본 발명에 따른 정정오류를 감소시킨 에러 트랩핑 인코더 장치의 블록도이다.3 is a block diagram of an error trapping encoder apparatus for reducing a correction error according to the present invention.
제4도는 제3도에 도시된 장치의 데이터포맷에 따른 각 블록별 제어신호의 타이밍도이다.4 is a timing diagram of control signals for respective blocks according to the data format of the apparatus shown in FIG.
제3도에 도시된 장치는 제1게이트부(300), 제1먹스부(310), 패리티생성부(320), 에러 트랩핑 인코더부(330), 제2먹스 및 게이트부(340)를 포함한다.The apparatus shown in FIG. 3 includes a first gate part 300, a first mux part 310, a parity generator 320, an error trapping encoder part 330, a second mux and a gate part 340. Include.
패리티 생성부(320)는 패리티 데이터를 저장하는 제1패리티 레지스터부(324)와 제1페리티 레지스터부(324)에 저장된 데이터와 헤더데이터를 유입하여 익스클루시브 오아논리로 처리하여 제1패리티 레지스터부(324)로 출력하는 제1논리게이트(322)를 포함한다.The parity generating unit 320 injects data and header data stored in the first parity register unit 324 and the first parity register unit 324 to store parity data, and processes the first parity data in an exclusive ological logic to process the first parity. And a first logic gate 322 output to the register unit 324.
제3도의 구성에 따른 동작을 살펴보면, 인코드될 데이터가 제1게이트부(300)에 유입되면 도시되지 않은 마이크로프로세서는 제4도에 도시된 제어신호 B를 제1게이트부(300)에 인가하여 헤더데이터를 통과시킨다. 여기서 기술되는 신호 A,B,C,D는 마이크로프로세서에서 출력되는 제어신호를 나타낸다. 제1게이트부(300)를 통과한 헤더데이터는 제1먹스부(310)와 패리티생성부(320)의 제1논리게이트(322)에 유입된다. 제1논리게이트(322)는 헤더데이터와 패리티 레지스터부(320)에서 저장된 한 바이트로 구성된 패리티 데이터를 유입하여 익스클루시브 오아논리로 처리하여 제1패리티 레지스터부(324)에 출력한다.Referring to the operation according to the configuration of FIG. 3, when data to be encoded flows into the first gate part 300, the microprocessor (not shown) applies the control signal B shown in FIG. 4 to the first gate part 300. Pass the header data. The signals A, B, C, and D described here represent control signals output from the microprocessor. The header data passing through the first gate part 300 flows into the first logic gate 322 of the first mux part 310 and the parity generator 320. The first logic gate 322 imports parity data composed of header data and one byte stored in the parity register unit 320, processes it as an exclusive oan logic, and outputs it to the first parity register unit 324.
여기서, 제1패리티 레지스터부(324)에 저장된 초기 데이터값은 0으로 설정한다. 제1패리티 레지스터부(324)는 익스클루시브 오아논리로 처리된 데이터를 유입하여 다시 제1논리게이트(322)에 출력하고 또한 제1먹스부(310)로 출력한다. 이 때, 제1패리티 레지스터부(324)에는 제어신호 B와 C가 인가되어 헤더데이터와 패리티데이터를 처리한다.Here, the initial data value stored in the first parity register unit 324 is set to zero. The first parity register unit 324 injects the data processed by the exclusive oan logic, outputs the data to the first logic gate 322, and also outputs the data to the first mux unit 310. At this time, the control signals B and C are applied to the first parity register unit 324 to process the header data and the parity data.
한편, 제1먹스부(310)는 인가되는 제어신호 C가 로우레벨일 경우, 헤더데이터를 통과시키고 하이레벨일 경우에는 제어신호 타이밍에 의해 패리티데이터를 통과시킨다. 제1먹스부(310)를 통과한 헤더데이터와 패리티데이터는 제2먹스 및 게이트부(340)와 에러 트랩핑 인코더부(33)에 출력된다. 제어신호 A를 유입하여 에러 트랩핑 인코더부(330)는 헤더데이터와 패리티데이터를 에러정정 코드로 인코드하여 출력한다.On the other hand, when the control signal C is applied at the low level, the first mux unit 310 passes the header data, and when it is at the high level, the first mux unit 310 passes the parity data at the control signal timing. The header data and the parity data passing through the first mux unit 310 are output to the second mux and gate unit 340 and the error trapping encoder unit 33. In response to the control signal A, the error trapping encoder unit 330 encodes the header data and the parity data into an error correction code and outputs the encoded data.
제2먹스 및 게이트부(340)는 제어신호 D가 로우레벨로 인가되면 제1먹스부(310)에서 출력된 헤더데이터와 패리티데이터를 통과시키고 하이레벨일 경우에는 에러트랩핑 인코더부(330)에서 출력된 에러정정 데이터를 통과시켜 도시되지 않은 기록매체에 기록을 수행한다.When the control signal D is applied at the low level, the second mux and the gate unit 340 pass the header data and the parity data output from the first mux unit 310, and the error trapping encoder unit 330 when the control signal D is at a high level. The error correction data output from the PASS passes through the recording medium not shown.
제5도는 본 발명에 따른 정정오류를 감소시킨 에러 트랩핑 디코더 장치의 블록도이다.5 is a block diagram of an error trapping decoder apparatus which reduces a correction error according to the present invention.
제6도는 제5도에 도시된 패리티로직부의 상세한 블록도이다.FIG. 6 is a detailed block diagram of the parity logic unit shown in FIG.
제7도는 제5도와 제6도에 도시된 장치의 데이터포맷에 따른 각 블록별 제어신호의 타이밍도이다.FIG. 7 is a timing diagram of control signals for each block according to the data format of the apparatus shown in FIG. 5 and FIG.
먼저 제5도에 도시된 장치는 제2게이트부(500), 에러 트랩핑 디코더부(510), 패리티로직부(520), 제2논리게이트부(530), 에러상태부(540)를 포함한다. 또한, 제6도에 도시된 패리티로직부(520)는 제3먹스부(522), 제3논리게이트부(524), 제2패리티 레지스터부(526), 패리티에러 상태부(528)를 포함한다.First, the apparatus shown in FIG. 5 includes a second gate portion 500, an error trapping decoder portion 510, a parity logic portion 520, a second logic gate portion 530, and an error state portion 540. do. In addition, the parity logic unit 520 illustrated in FIG. 6 includes a third mux unit 522, a third logical gate unit 524, a second parity register unit 526, and a parity error state unit 528. do.
제5도와 제6도의 구성에 따른 동작을 살펴보면 도시되지 않은 기록매체로부터 독취된 데이터가 제2게이트부(500)에 출력되면 미도시된 마이크로프로세서에서 인가된 B'제어신호에 의해 제2게이트부(500)는 헤더데이터와 패리티데이터, 에러정정데이터를 유입하여 에러 트랩핑 디코더부(510)과 패리티로직부(520)에 출력한다.Referring to the operation of FIG. 5 and FIG. 6, when data read from a recording medium (not shown) is output to the second gate part 500, the second gate part is controlled by a B ′ control signal applied from a microprocessor (not shown). In operation 500, the header data, the parity data, and the error correction data are introduced and output to the error trapping decoder 510 and the parity logic unit 520.
에러 트랩핑 디코더부(510)는 제어신호 A'에 의해 헤더데이터와 패리티데이터, 에러정정데이터를 유입하여 에러가 정정된 헤더데이터를 출력하고, 에러가 발생하면 에러발생신호를 에러상태부(540)로 출력하고, 생성된 에러패턴은 제2논리게이트부(530)에 출력한다.The error trapping decoder 510 injects the header data, the parity data, and the error correction data by the control signal A ', and outputs the header data in which the error is corrected. ) And the generated error pattern is output to the second logic gate unit 530.
한편, 패리티로직부(520)는 제2게이트부(500)에서 출력된 헤더데이터와 패리티데이터를 제어신호 B' 및 C'에 의해 유입하여 계산된 패리티 데이터값을 출력하면 제2논리게이트부(530)는 패리티 데이터값과 에러 트랩핑 디코더부(510)에서 출력되는 에러패턴을 익스크루시브 오아논리로 처리하여 패리티로직부(520)에 입력시킨다.Meanwhile, when the parity logic unit 520 outputs the parity data value calculated by introducing the header data and the parity data output from the second gate unit 500 by the control signals B 'and C', the second logic gate unit ( In operation 530, the parity data value and the error pattern output from the error trapping decoder 510 are processed by the exclusive oan logic and input to the parity logic unit 520.
제6도에 도시된 패리티로직부(520)의 상세한 블록도의 동작을 살펴보면, 제어신호 B' 및 C'의 레벨에 따라 제3먹스부(522)는 제어신호 B'에 제어되어 제2게이트(500)에서 출력된 데이터와 제2논리게이트부(530)에서 출력된 에러패턴을 유입하여 제3논리게이트부(524)에 출력한다. 한편, 제어신호 C'를 유입하여 제2패리티 레지스터부(526)는 저장되어 있는 패리티데이터를 출력하여 제3먹스부(522)에서 멀티플렉스된 데이터와 에러패턴은 제3논리게이트부(524)에서 익스클루시브 오아논리로 처리되어 제2패리티 레지스터부(526)에 저장되었다가 출력된다. 여기서, 제2패리티 레지스터부(526)에 저장되어 출력되는 초기 패리티데이터는 0으로 설정한다.Referring to the detailed block diagram of the parity logic unit 520 shown in FIG. 6, the third mux unit 522 is controlled by the control signal B 'according to the level of the control signals B' and C ', thereby controlling the second gate. The data output from 500 and the error pattern output from the second logic gate unit 530 are introduced and output to the third logic gate unit 524. On the other hand, the second parity register unit 526 by introducing the control signal C 'outputs the parity data stored in the third mux unit 522 and the multiplexed data and error pattern in the third logic gate unit 524 Is processed as an exclusive oon logic in the second parity register unit 526 and output. Here, the initial parity data stored and output in the second parity register unit 526 is set to zero.
제2패리티 레지스터부(526)에서 출력되는 패리티 데이터는 에러 트랩핑 디코더(510)에서 출력되는 에러패턴과 익스크루시브 오아논리로 처리하여 패리티로직부(520)에 입력된다. 또한 출력된 상기 패리티데이터는 패리티에러 상태부(528)에 출력되어 패리티에러가 발생하면 패리티 에러신호가 하이레벨로 출력하고, 패리티에러가 없으면 로우레벨로 출력한다. 에러상태부(540)는 제어신호 D'에 의해 패리티에러 상태부(528)와 에러 트랩핑 디코더부(510)에서 출력된 에러감지 신호를 유입하여 오아논리로하여 에러상태를 출력한다.The parity data output from the second parity register unit 526 is processed into an error pattern output from the error trapping decoder 510 and an exclusive oone logic and input to the parity logic unit 520. In addition, the output parity data is output to the parity error state unit 528, and when a parity error occurs, the parity error signal is output at a high level, and when there is no parity error, the parity data is output at a low level. The error state unit 540 introduces an error detection signal output from the parity error state unit 528 and the error trapping decoder unit 510 according to the control signal D ', and outputs an error state as an oral logic.
이러한 과정은 에러정정 기간동안 수행하게 되며 에러가 없거나 수정이 가능한 에러인 경우에는 패리티로직부(520)의 내부에 있는 제2패리티 레지스터부(526)에 있는 패리티데이터는 모두 0이되고, 에러정정이 불가능할 경우에는 패리티데이터는 0이외의 값이 된다.This process is performed during the error correction period. If there is no error or an error that can be corrected, the parity data in the second parity register unit 526 inside the parity logic unit 520 is all zero, and error correction is performed. If this is not possible, the parity data is a non-zero value.
에러정정이 된 후, 에러정정 상태에 대한 에러 상태 신호가 종래에는 에러 트랩핑 디코더부(510)에서만 출력되었지만 에러 트랩핑 디코더부(510)에서 에러정정과 동시에 에러감지신호를 출력하고 패리티로직부(520)에서도 패리티에러 신호가 출력되어 에러체크를 더블체크함으로써 시간의 손실없이 에러 정정과 더블체크를 수행할 수 있다.After the error correction, the error state signal for the error correction state is conventionally output only in the error trapping decoder unit 510, but the error trapping decoder unit 510 outputs an error detection signal at the same time as the error correction and the parity logic unit. In operation 520, the parity error signal is output, thereby double checking the error check, thereby performing error correction and double check without losing time.
패리티 에러 감지의 예를 들어 보면, 8비트 단위의 데이터를 처리하는 국제규격의 갈로리스 필드(garolis field) GF(28)는 P(X)=X8+X6+X5+X4+1와 G(X)=(X+ 127)(X+ 128)=X2+ 103+1로 표시되며, 헤더데이터가 AB, CD, EF, 00이라면, 정확한 패리티데이터는 89, 에러정정데이터는 F8, E5, 99, 00가 된다. 여기서, 만일 에러 트랩핑 디코더부(510)에서 유입하는 데이터 포맷이 AB, CD, EF, FF(에러), 89, F8, E5, 99, 00이라면 패리티로직부(520)의 1차 출력은 익스클루시브 오아논리로 출력되어 ABCDEFFF89=FF가 되며 이 때, 패리티로직부(520)의 1차 출력이 0이 아니므로 헤더데이터에 에러가 발생하였음을 알 수 있다.As an example of parity error detection, the international standard galolis field GF (2 8 ), which processes 8-bit data, has P (X) = X 8 + X 6 + X 5 + X 4 + 1 and G (X) = (X + 127 ) (X + 128 ) = X 2 + 103 + 1, if the header data is AB, CD, EF, 00, the correct parity data is 89 and the error correction data is F8, E5, 99, 00. Here, if the data format flowing from the error trapping decoder unit 510 is AB, CD, EF, FF (error), 89, F8, E5, 99, 00, the primary output of the parity logic unit 520 may be extracted. Output in exclusive OA logic CD EF FF 89 = FF, and since the primary output of the parity logic unit 520 is not 0, it can be seen that an error has occurred in the header data.
한편, 정상적인 에러 정정이 이루어지면 에러 트랩핑 디코더부(510)는 FF의 값을 에러패턴으로 출력시키며 에러상태부(540)에서 에러상태신호 0이 출력된다. 에러상태부(540)는 에러 트랩핑 디코더부(510) 또는 패리티로직부(520)에서 에러가 출력되면 오아논리로 에러상태 신호를 출력한다. 제7도에서 에러정정시간(700)은 순차적으로 헤더와 패리티 및 에러정정데이터의 오류정정하는 시간으로 할당된다.On the other hand, if a normal error correction is made, the error trapping decoder 510 outputs the value of FF as an error pattern, and an error state signal 0 is output from the error status unit 540. If an error is output from the error trapping decoder 510 or the parity logic unit 520, the error state unit 540 outputs an error state signal in a negative logic. In FIG. 7, the error correction time 700 is sequentially allocated as an error correction time of the header, parity, and error correction data.
따라서, 상술한 바와 같이 본 발명에 따른 정정오류를 감소시킨 에러 트랩핑 인코더 및 디코더 장치는 데이퍼포맷에 한 바이트의 패리티를 추가하여 인코드하여 기록매체에 저장한 후 인코드된 데이터를 디코드할 때 에러정정과 동시에 시간의 손실없이 더블체크를 수행하여 정정오류를 대폭 감소시키는 기능을 제공한다.Therefore, the error trapping encoder and decoder device which reduces the correction error according to the present invention as described above adds one byte of parity to the data format, encodes the encoded data, and stores the data on the recording medium to decode the encoded data. At the same time, error correction is performed and double check is performed without loss of time, thereby greatly reducing the correction error.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049693A KR0155933B1 (en) | 1995-12-14 | 1995-12-14 | Error trapping encoder and decoder with low error correction fault |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049693A KR0155933B1 (en) | 1995-12-14 | 1995-12-14 | Error trapping encoder and decoder with low error correction fault |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970049521A KR970049521A (en) | 1997-07-29 |
| KR0155933B1 true KR0155933B1 (en) | 1998-11-16 |
Family
ID=19439947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950049693A KR0155933B1 (en) | 1995-12-14 | 1995-12-14 | Error trapping encoder and decoder with low error correction fault |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0155933B1 (en) |
-
1995
- 1995-12-14 KR KR1019950049693A patent/KR0155933B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970049521A (en) | 1997-07-29 |
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