KR0154787B1

KR0154787B1 - 뮤우-로 콤프레서와 디콤프레서

Info

Publication number: KR0154787B1
Application number: KR1019950041542A
Authority: KR
Inventors: 이재점
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-11-15
Filing date: 1995-11-15
Publication date: 1998-12-15
Anticipated expiration: 2015-11-15
Also published as: KR970031378A

Abstract

이 발명은 펄스부호변조(PCM)된 선형데이터를 압축(COMPRESSOR)데이타로 압축하는 뮤우-로 콤프레서(μ-LAW COMPRESSOR)와 압축데이타를 다시 선형데이타로 신장(Eapand)하는 뮤우-로 디콤프세서(μ-LAW DCOMPRESSOR)에 관한 것이다.

이 발명의 구성에서, 뮤우-로 콤프레서(μ-LAW COMPRESSOR)는. 비교입력수단, 인코더수단, 선택입력수단, 지수출력수단, 라운딩수단, 가수출력수단으로 이루어지고, 뮤우-로 디콤프세서(μ-LAW DCOMPRESSOR)는 압축분류수단과 출력선택수단, 디코더수단으로 이루어진다.

이 발명의 효과는, 펄스부호변조(PCM)로 부호화된 선형데이타를 압축하여 데이터의 크기를 줄일 수 있는 뮤우-로 콤프레서(μ-LAW COMPRESSOR)와 압축된 데이터를 다시 신장시키는 뮤우-로 디콤프세서(μ-LAW DCOMPRESSOR)를 간단하게 하드웨어로 실현하여 전송시 메모리의 크기와 신호대 잡음비를 줄일 수 있다.

Description

뮤우-로 콤프레서와 디콤프레서

제1도는 이 발명의 실시예에 따른 전체회로의 구성도이고,

제2도는 이 발명의 실시예에 따른 콤프레서의 구성도이고,

제3도는 이 발명의 실시예에 따른 콤프레서의 비교입력수단의 회로도이고,

제4도는 이 발명의 실시예에 따른 콤프레서의 선택입력수단의 회로도이고,

제5도는 이 발명의 실시예에 따른 콤프레서의 인코더수단의 회로도이고,

제6도는 이 발명의 실시예에 따른 콤프레서의 지수출력수단의 회로도이고,

제7도는 이 발명의 실시예에 따른 콤프레서의 라운딩수단의 회로도이고,

제8도는 이 발명의 실시예에 따른 콤프레서의 가수출력수단의 회로도이고,

제9도(a)는 이 발명의 실시예에 따른 뮤우-로 콤프레서의 선형데이타 테이블이고,

제9도(b)는 이 발명의 실시예에 따른 뮤우-로 디콤프레서의 선형데이터 테이블이고,

제10도는 이 발명의 실시예에 따른 디콤프레서의 구성도이고,

제11도는 이 발명의 실시예에 따른 디콤프레서의 압축분류수단의 회로도이고,

제12도는 이 발명의 실시예에 따른 디콤프레서의 출력선택수단의 회로도이고,

제13도는 이 발명의 실시예에 따른 디콤프레서의 디코더수단의 회로도이다.

이 발명은 뮤우-로 콤프레서와 디콤프레서에 관한 것으로, 특히 대수함수를 몇 개의 직선으로 근사시키는 절선방식 압축으로써, 펄스부호변조(PCM)된 선형데이터를 압축(COMPRESSOR)데이타로 압축하는 뮤우-로 콤프레서(μ-LAW COMPRESSOR)와 압축데이타를 다시 선형데이타로 신장(Expand)하는 뮤우-로 디콤프세서(μ-LAW DCOMPRESSOR)에 관한 것이다.

정보원에 적당한 조작을 가하여 얻어지는 이산적인 값을 부호(Coding)에 대으이키는 변환을 부호화(Coding)라고 하는데, 일반적으로, 연속된 아날로그신호를 펄스진폭변조(PAM : Pulse Amplitude Modulation)라는 시간영역의 이산적인 신호로 변환하는 조작을 표본화(Sampling)라고 하며, 이 표본(Sample)값을 진폭영역의 이산적인 값으로 양자화하여 2진 또는 다진부호로 변환하는 것이 부호화이다. 또한 음성, 악기음 등을 표본화하여 데이터를 추출할 때 펄스부호변조(PCM : Pulse Code Modulation)를 사용하여 부호화하는데, 즉, 펄스부호변조(PCM)는 송신측에서는 원래의 입력신호를 표본화하여 펄스진폭변조 신호로 하고, 그것의 각 표본화 펄스를 양자화하여 보통 2진부호로 변환하고, 수신측에서는 우선 복호화하여 펄스진폭변조(PAM)신호로 하고, 이것을 필터로 보간하여 원래의 입력신호를 얻는 방식이므로, 부호의 재생중계에 따른 특성의 열화가 극히 적어서 회선길이에 무관한 전송을 얻을 수 있고, 또한 음성의 경우에 입력된 파형 자체를 그대로 부호화하기 때문에 부호화된 데이터로부터 재생을 할 때 음질이나 음색이 매우 자연스럽다. 펄스부호변조(PCM)는 처리해아 할 데이터의 양이 많아짐에 따라 큰 메모리가 필요하고, 데이터 전송시에 전송시간이 길어지는 문제점이 있다.

상기한 문제점을 해결하기 위한 것으로, 이 발명의 목적은 펄스부호변조(PCM)로 부호화된 선형데이타를 압축하여 데이터의 크기를 줄일 수 있는 뮤우-로 콤프레서(μ-LAW COMPRESSOR)와 압축데이타를 다시 신장시키는 뮤우-로 디콤프세서(μ-LAW DCOMPRESSOR)를 간단하게 하드웨어로 실현하여 제공하는데 있다.

상기 목적을 달성하기 위한 수단으로써, 이 발명의 구성은 다음과 같다.

먼저, 뮤우-로 콤프레서의 구성은, 16비트 선형데이타를 수신하고, 제9비트 선형데이타에서 제16비트선형데이타까지 각각 이웃한 선형데이타만을 비교하여 다수의 지수입력신호들을 출력하는 비교입력수단; 상기의 다수의 지수입력신호들을 수신하고, 이것을 인코딩하여 다수의 선택비트신호들, 부정선택신호, 선택비트신호들을 반전한 지수처리신호들을 출력하는 인코더수단; 16비트 선형데이타를 수신하고, 제4비트 선형데이타에서 제16비트 선형데이타 중에서 각각 연속된 6비트를 선택입력하고, 상기의 인코더수단의 선택비트신호들에 따라 선택하여 5비트 가수신호와 라운딩제어신호를 출력하는 선택입력수단; 상기의 16비트 선형데이타, 상기의 인코더수단의 지수처리신호들, 상기의 선택입력수단의 제4비트 가수신호를 수신하여, 제9비트 선형데이타와 제16비트 선형데이타의 반전신호들을 출력하고, 지수처리를 하여 압축된 상위의 지수데이타들을 출력하는 지수출력수단; 상기의 지수출력수단의 반전된 제9비트, 제16비트 선형데이타, 상기의 인코더수단의 지수처리신호들과 부정선택신호, 상기의 선택입력수단의 가수처리신호와 라운딩제어신호, 16비트 선형데이타중 제15비트 선형데이타를 수신하여 자리올림을 결정하는 라운딩신호를 출력하는 라운딩수단; 상기의 선택입력수단의 가수처리신호들과 상기의 라운딩수단의 라운딩신호를 수신하여, 가수처리를 하여 하위의 5비트 압축데이타를 출력하는 가수출력수단; 으로 이루어져 있다.

다음으로, 뮤우-로 디콤프세서의 구성은, 다수의 압축데이타를 수신하여, 상위 지수비트들과 하위 가수비트들, 부호비트로 분류하거나, 다수의 선형데이타를 수신하여, 이것을 반전시켜 바이패스부 입력신호들로 각각 분류하는 압축분류수단; 외부로부터 출력선택입력신호를 수신하고, 상기의 압축분류수단의 상위지수비트들을 수신하여, 반전된 압축해제 선택신호들과 출력선택신호, 반전되지 않은 압축해제 선택신호들과 출력선택신호를 출력하는 출력선택수단; 상기의 압축분류수단의 바이패스부 입력신호들과 부호비트, 하위가수비트들, 상기의 출력선택수단의 압축해제 선택신호들과 출력선택신호들을 수신하여, 출력선택신호에 따라 바이패스부 입력신호들을 수신하여, 출력선택신호에 따라 바이패스부 입력신호들을 출력하거나, 또는 상기의 부호비트, 압축해제선택신호들을 디코딩하여 다수의 선형데이타를 출력하는 디코더수단; 으로 이루어진다.

상기 구성에 의한 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조로 설명하면 다음과 같다.

제1도는 이 발명의 실시예에 따른 전체회로의 구성도이고, 제2도는 이 발명의 실시예에 따른 콤프레서의 구성도이고, 제3도는 이 발명의 실시예에 따른 콤프레서의 비교입력수단의 회로도이고, 제4도는 이 발명의 실시예에 따른 콤프레서의 선택입력수단의 회로도이고, 제5도는 이 발명의 실시예에 따른 콤프레서의 인코더수단의 회로도이고, 제6도는 이 발명의 실시예에 따른 콤프레서의 지수출력수단의 회로도이고, 제7도는 이 발명의 실시예에 따른 콤프레서의 라운딩수단의 회로도이고, 제8도는 이 발명의 실시예에 따른 콤프레서의 가수출력수단의 회로도이고, 제9도(a)는 이 발명의 실시예에 따른 뮤우-로 콤프레서의 선형데이타 테이블이고, 제9도(b)는 이 발명의 실시예에 따른 뮤우-로 디콤프레서의 선형데이터 테이블이고, 제10도는 이 발명의 실시예에 따른 디콤프레서의 구성도이고, 제11도는 이 발명의 실시예에 따른 디콤프레서의 압축분류수단의 회로도이고, 제12도는 이 발명의 실시예에 따른 디콤프레서의 출력선택수단의 회로도이고, 제13도는 이 발명의 실시예에 따른 디콤프레서의 디코더수단의 회로도이다.

첨부한 제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 뮤우-로 콤프레서(μ-LAW COMPRESSOR)의 구성은, 비교입력수단(200), 인코더수단(300), 선택입력수단(100), 지수출력수단(400), 라운딩수단(500), 가수출력수단(600)으로 이루어진다.

상기의 비교입력수단(200)은, 16비트 선형데이타(IN0:15)중에서, 9비트 선형데이타(IN8)를 제1단자로 수신하고, 제10비트 선형데이타(IN9)를 제2단자로 수신하여, 제1지수입력신호(D1)를 출력하는 제1배타논리합회로(21)와, 제10비트 선형데이타(IN9)를 제1잔자로 수신하고, 제11비트 선형데이타(IN10)를 제2단자로 수신하여, 제2지수입력신호(D2)를 출력하는 제2배타논리합회로(22)와, 제11비트 선형데이타(IN10)를 제1단자로 수신하고, 제12비트 선형데이타(IN11)를 제2단자로 수신하여, 제3지수입력신호(D3)를 출력하는 제3배타논리합회로(23)와, 제12비트 선형데이타(IN10)를 제1단자로 수신하고, 제13비트 선형데이타(IN12)를 제2단자로 수신하여, 제4지수입력신호(D4)를 출력하는 제4배타논리합회로(24)와, 제13비트 선형데이타(IN12)를 제1단자로 수신하고, 제14비트 선형데이타(IN12)를 제1단자로 수신하고, 제14비트 선형데이타(IN13)를 제2단자로 수신하여, 제5지수입력신호(D5)를 출력하는 제5배타논리합회로와(25), 제14비트 선형데이타(IN13)를 제1단자로 수신하고, 제15비트 선형데이타(IN14)를 제2단자로 수신하여, 제6지수입력신호(D6)를 출력하는 제6배타논리합회로(26)와, 제15비트 선형데이타(IN14)를 제1단자로 수신하고, 제16비트 선형데이타(IN15)를 제2단자로 수신하여, 제7지수입력신호(D7)를 출력하는 제7배타논리합회로(27)로 이루어진다.

상기의 인코더수단(300)의 구성은, 상기의 비교입력수단(200)의 지수입력신호들(D1:7)을 수신하여, 이것을 반전시키고(D1:7B), 상기의 반전된 제2지수입력신호(D2B)를 제1단자로 수신하고, 반전된 제3지수입력신호(D3B)를 제2단자로 수신하는 제1부정논리곱회로(31)와, 상기의 반전된 제4지수입력신호(D4B)를 제1단자로 수신하고, 제5지수입력신호(D5B)를 제2단자로 수신하는 제2부정논리곱회로(32)와, 상기의 제6지수입력신호(D6B)를 제1단자로 수신하고, 제7지수입력신호(D7B)를 제2단자로 수신하는 제3부정논리곱회로(33)와, 상기의 제1부정논리곱회로(31)의 출력을 제1단자로 수신하고, 제2부정놀리곱회로(32)의 반전출력을 제2단자로 수신하는 제1논리곱회로(40)와, 상기의 제1논리곱회로(40)의 출력을 제1단자로 수신하고, 제3부정논리곱회로(33)의 출력을 제2단자로 수신하는 제1부정논리합회로(41)와, 상기의 제2부정논리곱회로(32)의 출력을 제1단자로 수신하고, 제3부정논리곱회로(33)의 출력을 제2단자로 수신하는 제2부정논리합회로(42)와, 상기의 반전된 제4지수입력신호(D4B)를 제1단자로 수신하고, 반전된 제6지수입력신호(D6B)를 제2단자로 수신하는 제4부정논리곱회로(34)와, 상기의 반전된 제5지수입력신호(D5B)를 제1단자로 수신하고, 제6지수입력신호(D6)를 제2단자로 수신하는 제1논리합회로(35)와, 상기의 제1논리합회로(35)의 출력을 제1단자로 수신하고, 반전된 제7지수입력신호(D7B)를 제2단자로 수신하는 제5부정논리곱회로(36)와, 상기의 반전된 제1지수입력신호(D1B)를 제1단자로 수신하고, 제2지수입력신호(D2)를 제2단자로 수신하고, 상기의 제4부정논리곱회로(34)의 출력을 제3단자로 수신하는 제3부정논리합회로(37)와, 상기의 제4부정논리곱회로(34)의 출력을 공통으로 제1단자로 수신하고, 반전된 제3지수입력신호(D3B)를 제2단자로 수신하는 제4부정논리합회로(38)와, 상기의 제3부정논리합회로(37)의 출력을 제1단자로 수신하고, 제4부정논리합회로(38)의 출력을 제2단자로 수신하고, 제5부정놀리곱회로(36)의 출력을 제3단자로 수신하는 제5부정논리합회로(39)와, 상기의 제5부정논리합회로(39)의 출력을 반전시켜서 제1선택비트신호(DO5)를 출력하고, 제1부정논리합회로(41)의 출력을 반전시켜서 제2선택비트신호(DO6)를 출력하고, 제2부정논리합회로(42)의 출력을 반전시켜서 제3선택비트신호(DO7)를 출력하고, 상기의 제1선택비트신호(DO5)를 다시 반전시켜서 제1지수처리신호(DOB5)를 출력하고, 제2선택비트신호(DO6)를 다시 반전시켜서 제2지수처리신호(DOB6)를 출력하고, 제3선택비트신호(DO7)를 다시 반전시켜서 제3지수처리신호(DOB7)를 출력하고, 상기의 제1선택비트신호(DO5)를 제1단자로 수신하고, 제2선택비트신호 (DO6)를 제2단자로 수신하고, 제3선택비트신호(DO7)를 제3단자로 수신하여, 부정선택신호(NADD)를 출력하는 제2논리합회로(43)로 이루어져 있다.

상기의 선택입력수단(100)은 16비트 선형데이타(IN0:15)를 수신하여, 제4비트 선형데이타(IN3)에서 제9비트 선형데이타(IN8)까지의 6비트를 제1단자 및 제2단자로 수신하고, 제5비트 선형데이타(IN4)에서 제10비트 선형데이타(IN9)까지의 6비트를 제3단자로 수신하고, 제6비트 선형데이타(IN5)에서 제11비트 선형데이타(IN10)까지으 6비트를 제4단자로 수신하고, 제7비트 선형데이타(IN6)에서 제12비트 선형데이타(IN11)까지의 6비트를 제5단자로 수신하고, 제8비트 선형데이타(IN7)에서 제13비트 선형데이타(IN12)까지의 6비트를 제6단자로 수신하고, 제9비트 선형데이타(IN8)에서 제14비트 선형데이타(IN13)까지의 6비트를 제7단자로 수신하고, 제10비트 선형데이타(IN9)에서 제15비트 선형데이타(IN14)까지의 6비트를 제8단자로 수신하여, 상기의 인코더수단(300)의 제1선택비트신호(DO5)를 수신하는 제1선택단자, 제2선택비트신호 (DO6)를 수신하는 제2선택단자, 제3선택비트신호 (DO7)를 수신하는 제3선택단자의 논리값에 따라서, 즉 8단자의 6비트 입력들을 3단자의 선택단자의 논리값에 의해 선택하여, 5비트의 가수처리신호(DO0:4)와 1비트의 라운딩제어신호(CI)를 출력한는 멀티플렉서로 되어 있다.

상기의 라운딩수단(500)은, 16비트 선형데이타(IN0:15)중에서 제9비트 선형데이타(IN8)를 반전시켜 제1단자로 수신하고, 상기의 인코더수단(300)의 제2지수처리신호(DOB7)를 제3단자로 수신하는 제1부정논리곱회로(57)와, 상기의 선택입력수단(100)의 제4가수처리신호(DO3)를 제1단자로 수신하고, 제3가수처리신호(DO2)를 제2단자로 수신하고, 제2가수처리신호(DO1)를 제3단자로 수신하고, 제1가수처리신호(DO0)를 제4단자로 수신하는 제2부정논리곱회로(58)와, 상기의 16비트 선형데이타(IN0:15)중 반전된 제16비트 선형데이타(INB15)를 제1단자로 수신하고, 제15비트 선형데이타(INB14)를 제2단자로 수신하는 제3부정논리곱회로(59)와, 상기의 제1부정논리곱회로(57)의 출력을 제1단자로 수신하고, 제2부정논리곱회로(58)의 출력을 제2단자로 수신하는 제1논리합회로(60)와, 상기의 제2부정논리곱회로(58)의 출력을 공통으로 제1단자로 수신하고, 제3부정논리곱회로(59)의 출력을 제2단자로 수신하는 제2논리합회로(61)와, 상기의 선택입력수단(100)의 라운딩제어신호(CI)를 제1단자로 수신하고, 상기의 인코더수단(300)의 부정선택신호(NADD)를 제2단자로 수신하고, 상기의 제1논리합회로(60)의 출력을 제3단자로 수신하고, 상기의 제2논리합회로(61)의 출력을 제4단자로 수신하여, 라운딩신호(CO)를 출력하는 논리곱회로(62)로 이루어져 있다.

상기의 가수출력수단(600)은, 상기의 선택입력수단(100)의 제1가수처리신호(DO0)를 제1단자로 수신하고, 상기의 라운딩수단(500)의 라운딩신호(CO)를 제2단자로 수신하여 제1압축데이타(OUT0)를 출력하는 제1배타논리합회로(69)와, 상기의 선택이력수단(100)의 제1가수처리신호(DO0)를 제1단자로 수신하고, 상기의 라운딩수단(500)의 라운딩신호(CO)를 제2단자로 수신하는 제1논리곱회로(65)와, 상기의 선택입력수단(100)의 제2가수처리신호(DO1)를 제1단자로 수신하고, 상기의 제1논리곱회로(65)의 출력을 제2단자로 수신하여 제2압축데이타(OUT1)를 출력하는 제2배타논리합회로(68)와, 상기의 선택입력수단(100)의 제2가수처리신호(DO1)를 제1단자로 수신하고, 상기의 제1논리곱회로(65)의 출력을 제2단자로 수신하는 제2논리곱회로(64)와, 상기의 선택입력수단(100)의 제3가수처리신호(DO2)를 제1단자로 수신하고, 상기의 제2논리곱회로(64)의 출력을 제2단자로 수신하여 제3압축데이타(OUT2)를 출력하는 제2배타논리합회로(67)와, 상기의 선택입력수단(100)의 제3가수처리신호(DO2)를 제1단자로 수신하고, 제2가수처리신호(DO1)를 공통으로 제2단자로 수신하고 제1가수처리신호(DO0)를 공통으로 제3단자로 수신하고, 상기의 라운딩신호(CO)를 공통으로 제4단자로 수신하여 가수한정신호(AD4)를 출력하는 제3논리곱회로(63)와, 상기의 선택입력수단(100)의 제4가수처리신호(DO3)를 제1단자로 수신하고, 상기의 제3논리곱회로(63)의 출력을 제2단자로 수신하여, 제4압축데이타(OUT3)를 출력하는 제4배타논리합회로(66)와, 상기의 선택이력수단(100)와 제5가수처리신호(DO4)를 수신하여, 이를 버퍼를 통과시켜서 제5압축데이타(OUT4)를 출력하도록 이루어져 있다.

상기의 지수출력수단(400)은,. 상기의 16비트 선형데이타(IN0:15)중 제16비트 선형데이타(IN15)를 반전시켜 출력하고, 제16비트 선형데이타(IN15)를 반전시켜 제1단자로 수신하는 제1논리곱회로(44)와, 상기의 인코더수단(300)의 제3지수처리신호(DOB7)를 제1단자로 수신하고, 상기의 제1논리곱회로(44)의 출력을 제2단자로 수신하는 제1배타논리합회로(45)와, 상기의 인코더수단(300)의 제2지수처리신호(DOB6)를 제1단자로 수신하고, 상기의 제1논리곱회로(44)의 출력을 공통으로 제2단자로 수신하는 제2배타논리합회로(46)와, 상기의 인코더수단(300)의 제1지수처리신호(DOB5)를 제1단자로 수신하고 상기의 제1논리곱회로(44)의 출력을 공통으로 제2단자로 수신하는 제3배타논리합회로(47)와, 상기의 선택입력수단(100)의 제4비트 가수처리신호((DO3)를 제1단자로 수신하고, 상기의 가수출력수단(600)의 가수한정신호(AD4)를 제2단자로 수신하는 제2논리곱회로(50)와, 상기의 가수출력수단(600)의 가수한정신호(AD4)를 제1단자로 수신하고, 상기의 제3배타논리합회로(47)의 출력을 제2단자로 수신하고, 상기의 제2논리곱회로(50)의 출력을 제3단자로 수신하는 제3논리곱회로(4)와, 상기의 가수출력수단(600)의 가수한정신호(AD4)를 공통으로 제1단자로 수신하고, 상기의 제2배타논리합회로(46)의 출력을 제2단자로 수신하고, 상기의 제3논리곱회로(49)의 출력을 제3단자로 수신하는 제4논리곱회로(48)와, 상기의 제1배타논리합회로(45)의 출력을 제1단자로 수신하고, 상기의 제4논리곱회로(48)의 출력을 제2단자로 수신하는 제4배타논리합회로(51)와, 상기의 제2배타논리합회로(46)의 출력을 공통으로 제1단자로 수신하고, 상기의 제3논리곱회로(49)의 출력을 공통으로 제2단자로 수신하는 제5배타논리합회로(52)와, 상기의 제1논리곱회로(44)의 제2단자와 연결되는 제6배타논리합회로(53)와, 상기의 제4배타논리합회로(51)의 출력을 제1단자로 수신하고, 상기의 제1논리곱회로(44)의 출력을 공통으로 제2단자로 수신하여 제8압축데이타(OUT7)를 출력하는 제7배타논리합회로(54)와, 상기의 제5배타논리합회로(52)의 출력을 제1단자로 수신하고, 상기의 제1논리곱회로(44)의 출력을 공통으로 제2단자로 수신하여 제7압축데이타(OUT6)를 출력하는 제8배타논리합회로(55)와, 상기의 제6배타논리합회로(56)의 출력을 제1단자로 수신하고, 상기의 제1논리곱회로(44)의 출력을 공통으로 제2단자로 수신하여 제6압축데이타(OUT5)를 출력하는 제9배타논리합회로(56)로 이루어져 있다.

또한 이 발명의 실시예에 따른 뮤우-로 디콤프세서(μ-LAW DCOMPRESSOR)의 구성은 압푹분류수단(700)과 출력선택수단(800), 디코더수단(900)으로 이루어진다.

상기의 압축분류수단(700)의 구성은, 16비트 선형데이타(IN0:15)를 수신하여 이를 반전시켜 출력하고, 8비트 압축데이타(DI8:15)를 수신하여, 지수에 해당하는 압축데이타들(DI13:15)를 반전시켜 지수비트들(D5:7)을 출력하고, 다시 반전시켜 반전된 지수비트들(DB5:7)을 출력하고, 가수에 해당하는 압축데이타들(DI8:11)을 반전시켜 반전된 가수비트들(DB0:3)을 출력하고, 부호데이타인 압축데이타들(DI12)를 반전시켜 반전된 부호비트(DB4)를 출력하고, 부호데이타인 압축데이타(DI12)를 제1단자로 수신하고, 상기의 제1지수비트(D5), 제2지수비트(D6), 제3지수비트(D7)와 외부에서 수신하는 출력선택신호(FMT)를 논리곱하여 출력되는 신호를 제2단자로 수신하는 제1배타논리합회로(71)와, 제1배타논리합회로(71)의 출력을 반전시켜 부호비트(D4)를 출력하도록 이루어져 있다.

상기의 출력선택수단(800)의 구성은, 상기의 출력선택신호(FMT)를 수신하여 이것을 반전시켜 반전된 출력선택신호(SB16)출력하고, 반전되지 않은 출력선택신호(S16)를 출력하고, 상기의 압축분류수단(700)의 반전된 제1지수비트(DB5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제2지수비트(DB6)를 제2단자로 수신하고, 상기의 압축분류사단(700)의 반전된 제3지수비트(DB7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제1압축해제선택신호 (S0)를 출력하는 제1논리곱회로(81)와, 상기의 압축분류수단(700)의 제1지수비트(DB5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제2지수비트(D6)를 제2단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제3지수비트(DB7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제2압축해제선택신호 (S1)를 출력하는 제2논리곱회로(82)와, 상기의 압축분류수단(700)의 제1지수비트(D5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 제2지수비트(DB6)를 제2단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제3지수비트(DB7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제3압축해제선택신호 (S2)를 출력하는 제3논리곱회로(83)와, 상기의 압축분류수단(700)의 제1지수비트(D5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 제2지수비트(D6)를 제2단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제3지수비트(DB7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제4압축해제선택신호 (S3)를 출력하는 제4논리곱회로(84)와, 상기의 압축분류수단(700)의 제1지수비트(DB5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제2지수비트(DB6)를 제2단자로 수신하고, 상기의 압축분류수단(700)의 제3지수비트(D7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제5압축해제선택신호 (S4)를 출력하는 제5논리곱회로(85)와, 상기의 압축분류수단(700)의 제1지수비트(D5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제2지수비트(DB6)를 제2단자로 수신하고, 상기의 압축분류수단(700)의 제3지수비트(D7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제6압축해제선택신호 (S5)를 출력하는 제6논리곱회로(86)와, 상기의 압축분류수단(700)의 제1지수비트(DB5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제2지수비트(D6)를 제2단자로 수신하고, 상기의 압축분류수단(700)의 제3지수비트(D7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제7압축해제선택신호 (S6)를 출력하는 제7논리곱회로(87)와, 상기의 압축분류수단(700)의 제1지수비트(D5)를 제1단자로 수신하고, 상기의 압축분류수단(700)의 반전된 제2지수비트(D6)를 제2단자로 수신하고, 상기의 압축분류수단(700)의 제3지수비트(D7)를 제3단자로 수신하고, 상기의 출력선택신호(FMT)를 제4단자로 수신하여, 제8압축해제선택신호 (S7)를 출력하는 제8논리곱회로(88)와, 상기에 열거한 8비트 압축해제선택신호들(S0:7)을 반전시킨 반전된 압축해제선택신호들(SB0:7)로 이루어져 있다.

상기의 디코더수단(900)의 구성은 상기의 압축분류수단(700)의 바이패스부 입력신호들(DIB0:15)과 부호비트(D4), 가스비트들(D0:3), 상기의 출력선택수단(800)의 압축해제선택신호들(S0:7), 반전된 출력선택신호(SB16)를 수신하여, 반전된 출력선택신호(SB16) 또는 반전되지 않은 출력선택신호(S16)에 따라 바이패스부 입력신호들을 출력하거나, 또는 상기의 부호비트(D4), 압축해제선택신호들(S0:7), 반전된 압축해제선택신호들(SB0:7)을 디코딩하여 다수의 선형데이타(SO0:15)를 출력하는 다수의 트랜스미션게이트들(1000)로 이루어져 있다.

상기의 구성에 의한 이 발명의 실시예에 따른 콤프레서와 디콤프레서의 동작은 다음과 같다.

압축(COMPRESSOR)을 하는 이유로써, 이론적으로 12비트 선형데이타의 신호대 잡음비와 압축된 8비트 뮤우-로 데이터의 신호대 잡음비가 약72dB로 동일하므로, 16비트 선형데이타의 96dB보다는 작고, 결국 전송속도를 빠르게 하고, 메모리의 양을 줄일 수 있다.

제9도의 (a)와 (b)는 이 발명의 실시예에 따른 뮤우-로(μ-LAW)콤프레서와 디콤프레서의 알고리듬을 정리한 테이블이다. 이 경우에 있어서, 16비트 선형데이타가 입력되었다고 가정한 것으로 8비트 뮤우-로(μ-LAW)콤프레서를 통하면 데이터양이 반으로 감소함을 알수 있다. 제9도 (a)에서 a, b, c, d, 그리고 e의 비트들은 1 또는 0의 값을 가질수 있고, X로 표시된 비트는 DON'T CARE 비트로써, 압축될 때 데이터로 취급하지 않고 버리는 비트들이다. 8비트 뮤우-로 데이터의 형식을 보면, 상위 3비트는 지수를 나타내고, 하위 5비트는 가수로 구성된다. 여기서 하위 5비트중 5번째비트는 부호비트를 나타낸다.

뮤우-로 압축방법을 예로 들어 설명하면, 예1)은 16비트 선형데이타 = 0011 0010 XXXX XXXX 일 경우에, 제9도의 (A)에서 A=1, B=0, C=0, D=1, E=0 이고, 16비트 선형데이타값이 양수이다. 그러므로 가수 5비트 = 부호, A ,B, C, D = 11001(부호비트, ABCD+E)이고, 지수 3비트 = 1이다. 그러므로, 8비트 뮤우-로 데이타 = 111001(지수+가수)가 된다.

다음으로, 예2)는, 16비트 선형데이타 = 0011 0011 XXXX XXXX 일 경우에, 제9도의 (A)에서 A=1, B=0, C=0, D=1, E=1 이고, 16비트 선형데이타값이 양수이다. 그러므로 가수 5비트 = 부호, A ,B, C, D = 11010(부호비트, ABCD+E)이고, 지수 3비트 = 1이다. 그러므로, 8비트 뮤우-로 데이타 = 101001(지수+가수)가 된다.

예1)과 예2)를 서로 비교하면, 입력된 16비트 선형데이타로부터 압축을 할 때, 데이타를 라운딩(Rounding;올림)하고 있고, 예2)에서 E 값이 1이므로, 선형데이타를 라운딩처리하여 압축오차를 줄이고 있다.

라운딩처리를 할 경우에 그렇지 않은 경우를 비교하면, 먼저 최상위비트로부터 7비트만 사용하여, 라운딩 처리를 하지 않을 경우에, 16비트 선형데이타 = 0011 010X XXXX XXXX일 경우에, X에 해당하는 값이 최소일 때, 즉, 0011 0100 000 0000이고, X에 해당하는 값이 최대일 때, 즉, 0011 0101 111 1111 이므로, 최대오차는 1FFh(16진수)이다.

그러나, 최상위비트로부터 8비트를 사용하여, 라운딩처리할 경우에, 16비트 선형데이타 = 0011 0011 XXXX XXXX일 경우에, X에 해당하는 값이 최소일 때, 즉, 0011 0011 0000 0000이고, X에 해당하는 값이 최대일 때, 즉, 0011 0011 1111 1111이므로, 최대오차는 100h(16진수)가 되고, 결국 상기의 경우와 비교하면 라운딩처리할 경우 오차를 1FFh에서 100h으로 줄어듦을 알 수 있다.

먼저 제1도를 참조로 하여, 뮤우-로 콤프레서와 디콤프레서를 포함하는 전체회로는, 펄스부호변조된 16비트 선형데이타(IN0:15)를 수신하여 이것을 압축하여 8비트 압축데이타(OUT0:7)를 출력하는 콤프레서(1)와, 상기의 16비트 선형데이타(IN0:15)를 수신하고, 상기의 콤프레서(1)의 출력들인 8비트 압축데이타(DI8:15)를 수신하여, 출력선택신호(FMT)에 따라서 16비트 선형데이타(IN0:15)를 바이패스(3)를 통과하여 그대로 출력시키거나, 8비트 압축데이타(DI8:15)를 디코딩하여 16비트 선형데이타(SO0:15)를 출력하게 되어 있다.

제2도를 참조로 하여, 8비트 뮤우-로 콤프레서는 16비트 선형데이타를 수신하여, 이것을 인코딩, 즉 압축을 하여 8비트의 압축데이타를 출력하게 된다. 뮤우-로 콤프레서(μ-LAW COMPRESSOR)는 비교입력수단(200), 인코더수단(300), 선택입력수단(100), 지수출력수단(400), 라운딩수단((500), 가수출력수단(600)으로 이루어지며, 상기의 비교입력수단(200)은 16비트 선형데이타(IN0:15)를 수신하여, 상위의 8비트중 각각 이웃한 2비트의 선형데이타중 어느 하나가 하이논리값이 될때 지수입력신호를 하이논리값으로 출력하는데, 즉 상위 8비트중 두비트를 배타논리합하여 7개의 지수입력신호(D1, D2, D3, D4, D5, D6, D7)를 출력한다. 상기의 인코더수단(300)은, 상기의 비교입력수단(200)의 지수입력신호들(D1:7)을 수신하여, 이것을 반전시키고(D1:7B),상기의 반전된 제2지수입력신호(D2B)와 반전된 제3지수입력신호(D3B)를 수신하여 부정논리곱하여 출력하고, 상기의 반전된 제4지수입력신호(D4B)와 제5지수입력신호(D5B)를 수신하여 부정논리곱하여 출력하고, 상기의 제6지수입력신호(D6B)와 제7지수입력신호(D6B)를 수신하여 부정논리곱하여 출력하고, 제1부정논리곱회로(31)의 출력과 제2부정논리곱회로(32)의 반전출력을 수신하여 논리곱하여 출력하고, 제1논리곱회로(40)의 출력과 제3부정논리곱회로(33)의 출력을 수신하여 부정논리합하여 출력하고, 제2부정논리곱회로(32)의 출력과 제3부정논리곱회로(33)의 출력을 수신하여 부정논리합하여 출력하고, 반전된 제4지수입력신호(D4B)와 반전된 제6지수입력신호(D6B)를 수신하여 부정논리곱하여 출력하고, 반전된 제5지수입력신호(D5B)와 제6지수입력신호(D6)와를 수신하여, 논리합하여 출력하고, 제1논리합회로(35)의 출력과 반전된 제7지수입력신호(D7B)를 수신하여 부정논리곱하여 출력하고, 반전된 제1지수입력신호(D1B), 제2지수입력신호(D2B), 제4부정논리곱회로(34)의 출력을 수신하여 부정논리합하여 출력하고, 제4부정논리곱회로(34)의 출력과 반전된 제3지수입력신호(D3B)를 수신하여 부정논리합하여 출력하고, 제3부정논리합회로(37)의 출력을 수신하여 부정논리합하여 출력하고, 제5부정논리합회로(39)의 출력을 반전시켜서 제1선택비트신호(DO5)를 출력하고, 제1부정논리합회로(41)의 출력을 반전시켜서 제2선택비트신호(DO6)를 출력하고, 제2부정논리합회로(42)의 출력을 반전시켜서 제3선택비트신호(DO7)를 출력하고, 제1선택비트신호(DO5)를 다시 반전시켜서 제1지수처리신호(DOB5)를 출력하고, 제2선택비트신호(DO6)를 다시 반전시켜서 제2지수처리신호(DOB6)를 출력하고, 제3선택비트신호(DO7)를 다시 반전시켜서 제3지수처리신호(DOB7)를 출력하고, 제1선택비트신호(DO5), 제2선택비트신호(DO6), 수신하고, 제3선택비트신호(DO7)를 수신하여, 논리합하여 부정선택신호(NADD)를 출력한다, 상기의 선택입력수단(100)은 16비트 선형데이타(IN0:15)를 수신하여, 제4비트 선형데이타 (IN3)에서 제15비트 선형데이타 (IN8)까지 각각 6비트씩을 8단자(DO7)로 수신하고, 제1선택비트신호(DO5)를 수신하는 제1선택단자, 제2선택비트 신호(DO6)를 수신하는 제2선택단자, 제3선택비트신호(DO7)를 수신하는 제3선택단자의 논리값에 따라서, 즉 8단자의 6비트 입력들을 3단자의 선택단자의 논리값에 의해 선택하여, 5비트의 가수처리신호(DO0:4)와 1비트의 라운딩제어신호(CI)를 출력하는 멀티를렉서이다. 상기의 라운딩수단(500)은, 16비트 선형데이타 (IN0:15)중에서 제9비트 선형데이타 (IN8)를 반전시켜 제1단자로 수신하고, 인코더수단(300)의 제2지수처리신호(DOB6)와 제3지수처리신호(DOB7)를 수신하여 부정논리곱하여 출력하고, 선택입력수단(100)의 제4가수처리신호(DO3), 제3가수처리신호(DO2), 제2가수처리신호(DO1), 제1가수처리신호(DO0)를 수신하여 부정논리곱하여 출력하고, 16비트 선형데이타(IN0:15)중 반전된 제16비트 선형데이타(INB15)와 제15비트 선형데이타(INB14)를 수신하여 부정논리곱하여 출력하고, 제1부정논리곱회로(57)의 출력과 제2부정논리곱회로(58)의 출력을 수신하여 논리합하여 출력하고, 제2부정논리곱회로(58)의 출력과 제3부정논리곱회로(59)의 출력을 수신하여 논립합하여 출력하고, 선택입력수단(100)의 라운딩제어신호(CI), 상기의 인코더수단(300)의 부정선택신호(NADD), 제1논리합회로(60)의 출력, 제2논리합회로(61)의 출력을 수신하여, 논리곱하여 라운딩신호(CO)를 출력한다. 상기의 가수출력수단(600)은, 상기의 선택입력수단(100)의 제1가수처리신호(DO0)와 상기의 라운딩수단(500)의 라운딩신호(CO)를 수신하여 배타논리합하여 제1압축데이타(OUT0)를 출력하고, 상기의 선택입력수단(100)의 제1가수처리신호(DO0)와 상기의 제1논리곱회로(65)의 출력을 수신하여 배타논리합하여 제2압축데이타(OUT1)를 출력하고, 상기의 선택입력수단(100)의 제2가수처리신호(DO1)와 제1논리곱회로(65)의 출력을 수신하여 상기의 선택입력수단(100)의 제3가수처리신호(DO2)와 제2논리곱회로(64)의 출력을 수신하여, 배타논리합하여 제3압축데이타(OUT2)를 출력하고, 상기의 선택입력수단(100)의 제3가수처리신호(DO2), 제2가수처리신호(DO1), 제1가수처리신호(DO0), 상기의 라운딩신호(CO)를 수신하여, 논리곱하여 가수한정신호(AD4)를 출력하고, 상기의 선택입력수단(100)의 제4가수처리신호(DO3)와 제3논리곱회로(63)의 출력을 수신하여, 이것을 배타논리합하여 제4압축데이타(OUT3)를 출력하고, 상기의 선택입력수단(100)의 제5가수처리신호(DO4)를 수신하여, 이를 버터를 통과시켜서 제5압축데이타(OUT4)를 출력한다.

상기의 지수출력수단(400)은, 상기의 16비트 선형데이타(IN0:15)중 제16비트 선형데이타(IN15)를 반전시켜 출력하고, 제16비트 선형데이타(IN15)를 반전시켜 제1단자로 수신하는 제1논리곱회로(44)와, 상기의 인코더수단(300)의 제3지수처리신호((DOB7)와 제1논리곱회로(44)의 출력을 수신하여 배타논리합하여 출력하고, 상기의 인코더수단(300)의 제2지수처리신호(DOB6)와 상기의 제1논리곱회로(44)의 출력을 수신하여 배타논리합하여 출력하고, 상기의 인코더수단(300)의 제1지수처리신호(DOB5)와 제1논리곱회로(44)의 출력을 수신하여 배타논리합하여 출력하고, 상기의 선택입력수단(100)의 제4비트 가수처리신호(DO3)와 제1논리곱회로(44)의 출력을 수신하여 배타논리합하여 출력하고, 상기의 선택입력수단(100)의 제4비트 가수처리신호(DO3)와 상기의 가수출력수단(600)의 가수한정신호(AD4)를 수신하여 논리곱하여 출력하고, 상기의 가수출력수단(600)의 가수한정신호(AD4), 상기의 제3배타논리합회로(47)의 출력, 제2논리곱회로(50)의 출력을 수신하여, 이를 논리곱하여 출력하고, 상기의 가수출력수단(600)의 가수한정신호(AD4), 제2배타논리합회로(46)의 출력, 제3논리곱회로(49)의 출력을 수신하여 논리곱하여 출력하고, 제1배타논리합회로(45)의 출력과 제4논리곱회로(48)의 출력을 수신하여, 배타논리합하여 출력하고, 제2배타논리합회로(46)의 출력과 제3논리곱회로(49)의 출력을 수신하여, 배타논리합하여 출력하고, 제3배타논리합회로(47)의 출력과 상기의 제1논리곱회로(44)의 제2단자와 연결되어 배타논리합하여 출력하고, 제4배타논리합회로(51)의 출력과 제1논리곱회로(44)의 출력을 수신하여 배타논리합하여 제8압축데이타(OUT7)를 출력하고, 제5배타논리합회로(52)출력과 제1논리곱회로(44)의 출력을 수신하여 배타논리합하여 제7압축데이타(OUT6)를 출력하고, 제6배타논리합회로(56) 출력과 제1논리곱회로(44)의 출력을 수신하여 배타논리합하여 제6압축데이타(OUT5)를 출력한다.

결국, 16비트 선형데이타는 상기의 지수출력수단(400)으로부터 상위의 3비트인 압축데이타(OUT5:7), 상기의 라운딩수단(500)에 의해 라운딩 하면, 가수출력수단(600)에 의해 하위의 5비트인 압축데이타(OUT0:4)를 출력하여 8비트 압축데이타(OUT0:7)가 된다.

제10도를 참조로 하여, 뮤우-로 디콤프레서(μ-LAW DECOMPRESSOR)는 압축분류수단(700)과 출력선택수단(800), 디코더수단(900)으로 이루어지는데, 상기의 압축분류수단(700)은, 16비트 선형데이타(IN0:15)를 수신하여 이를 반전시켜 출력하고, 8비트 압축데이타 (DI8:15)를 수신하여, 지수에 해당하는 압축데이타들(DI13:15)를 반전시켜 반전된 지수비트들(DB5:7)을 출력하고, 가수에 해당하는 압축데이타들(DI8:11)을 반전시켜 반전된 가수비트들(DB0:3)을 출력하고, 부호데이타인 압축데이타(DI12)를 반전시켜 반전된 부호비트들(DB4)을 출력하고, 부호데이타인 압축데이타들(DI12)를 제1단자로 수신하고, 상기의 제1지수비트(D5), 제2지수비트(D6), 제3지수비트(D7)와 외부에서 수신하는 출력선택신호(FMT)를 논리곱하여 출력되는 신호를 제2단자로 수신하는 제1배타논리합회로(71)의 출력을 반전시켜 부호비트(D4)를 출력한다. 상기의 출력선택수단(800)은, 상기의 출력선택신호(FMT)를 수신하여, 이것을 반전시켜서 반전된 출력선택신호(SB16)를 출력하고, 다시 반전되지 않은 출력선택신호(SB16)를 출력하고, 상기의 압축분류수단(700)의 반전된 제1지수비트(DB5), 반전된 제2지수비트(DB6), 반전된 제3지수비트(DB7), 상기의 출력선택신호(FMT)를 수신하여, 이를 논리곱하여 제1압축해제선택신호(S0)를 출력하고, 상기의 압축분류수단(700)의 제1지수비트(D5), 상기의 압축분류수단(700)의 반전된 제2지수비트(DB6), 상기의 압축분류수단(700)의 반전된 제3지수비트(DB7), 상기의 출력선택신호(FMT)를 수신하여, 논리곱하여 제2압축해제선택신호(S1)를 출력하고, 상기의 압축분류수단(700)의 제1지수비트(DB5), 상기의 압축분류수단(700)의 반전된 제2지수비트(D6), 상기의 압축분류수단(700)의 반전된 제3지수비트(DB7), 상기의 출력선택신호(FMT)를 수신하여, 논리곱하여 제3압축해제선택신호(S2)를 출력하고, 상기의 압축분류수단(700)의 제1지수비트(D5), 상기의 압축분류수단(700)의 반전된 제2지수비트(D6), 상기의 압축분류수단(700)의 반전된 제3지수비트(DB7), 상기의 출력선택신호(FMT)를 수신하여, 논리곱하여 제4압축해제선택신호(S3)를 출력하고, 상기의 압축분류수단(700)의 제1지수비트(DB5), 상기의 압축분류수단(700)의 반전된 제2지수비트(DB6), 상기의 압축분류수단(700)의 반전된 제3지수비트(D7), 상기의 출력선택신호(FMT)를 수신하여, 논리곱하여 제6압축해제선택신호(S5)를 출력하고, 상기의 압축분류수단(700)의 제1지수비트(D5), 상기의 압축분류수단(700)의 반전된 제2지수비트(DB6), 상기의 압축분류수단(700)의 제3지수비트(D7), 상기의 출력선택신호(FMT)를 수신하여, 논리곱하여 제6압축해제선택신호(S5)를 출력하고, 상기의 압축분류수단(700)의 제1지수비트(DB5), 상기의 압축분류수단(700)의 반전된 제2지수비트(D6), 상기의 압축분류수단(700)의 반전된 제3지수비트(D7), 상기의 출력선택신호(FMT)를 수신하여, 논리곱하여 제7압축해제선택신호(S6)를 출력하고, 상기의 압축분류수단(700)의 제1지수비트(D5), 상기의 압축분류수단(700)의 제2지수비트(D6), 상기의 압축분류수단(700)의 반전된 제3지수비트(D7), 상기의 출력선택신호(FMT)를 수신하여, 논리곱하여 제8압축해제선택신호(S7)를 출력하고, 상기에 열거한 8비트 압축해제선택신호들(S0:7)을 반전시킨 압축해제선택신호들(SB0:7)을 출력한다. 상기의 디코더수단(900)은, 다수의 트랜스미션게이트들(1000)로만 이루어져 있고, 상기의 압축분류수단(700)의 바이패스부 입력신호들(DIB0:15)과 부호비트(D4), 가수비트들(D0:3), 상기의 출력선택수단(800)의 압축해제 선택신호들(S0:7), 반전된 압축해제 선택신호(SB0:7), 출력선택신호(S16), 반전된 출력선택신호(SB16)를 수신하여, 반전된 출력선택신호(SB16) 또는 반전되지 않은 출력선택신호(S16) 에 따라 바이패스부 입력신호들을 출력하거나, 또는 상기의 부호비트(D4), 압축해제선택신호들(S0:7), 반전된 압축해제신호(SB0:7)을 디코딩하여 다수의 선형데이타(SO0:15)를 출력한다. 결국, 출력선택신호에 따라서 16비트 선형데이타 또는 8비트 압축데이타를 다시 신장(Expand)시킨 16비트 선형데이타를 선택출력하게 된다.

그러므로, 상기와 같이 동작하는 이 발명의 효과는. 펄스부호변조(PCM)로 부호화된 선형데이타를 압축하여 데이타 크기를 줄일수 있는 뮤우-로 콤프레서(μ-LAW COMPRESSOR)와 압축된 데이터를 다시 신장시키는 뮤우-로 디콤프레서(μ-LAW DECOMPRESSOR)를 간단하게 하드웨어로 실현하여 전송시 메모리의 크기를 줄일수 있다.

Claims

뮤우-로 콤프레서에 있어서, 16비트 선형데이타를 수신하고, 제9비트 선형데이타에서 제16비트 선형데이타까지 각각 이웃한 두개의 선형데이타를 비교하여 다수의 지수입력신호들을 출력하는 비교입력수단; 상기의 다수의 지수입력신호들을 수신하고, 이것을 인코딩하여 다수의 선택비트신호들, 부정선택신호, 선택비트신호들을 반전한 지수처리신호들을 출력하는 인코더수단; 16비트 선형데이타를 수신하고, 제4비트 선형데이타에서 제16비트 선형데이타 중에서 각각 연속된 6비트를 선택입력하고, 상기의 인코더수단의 선택비트신호들에 따라서 선택하여 5비트 가수시호와 라운딩제어신호를 출력하는 선택입력수단; 상기의 16비트 선형데이타, 상기의 인코더수단의 지수처리신호들, 상기의 선택입력수단의 제4비트 가수신호를 수신하여, 제9비트 선형데이타와 제16비트 선형데이타의 반전신호들을 출력하고, 지수처리를 하여 압축된 상위의 지수데이타들을 출력하는 지수출력수단; 상기의 지수출력수단의 반전된 제9비트, 제16비트 선형데이타, 상기의 인코더수단의 지수처리신호들과 부정선택신호, 상기의 선택입력수단의 가수처리신호와 라운딩제어신호, 16비트 선형데이타중 제15비트 선형데이타를 수신하여 자리올림을 결정하는 라운딩신호를 출력하는 라운딩수단; 상기의 선택입력수단의 가수처리신호들과 상기의 라운딩수단의 라운딩신호를 수신하여, 가수처리를 하여 하위의 5비트 압축데이타를 출력하는 가수출력수단; 을 구비함을 특징으로 하는 뮤우-로 콤프레서.
제1항에 있어서, 상기의 비교입력수단은, 상기의 16비트 선형데이타중에서, 상위의 8비트 선형데이타의 이웃한 두비트를 각각 두 입력단자로 수신하여, 다수의 지수입력신호들을 출력하는 다수의 배타논리합회로로 이루어지는 것을 특징으로 하는 뮤우-로 콤프레서.
제1항에 있어서, 상기의 인코더수단은, 상기의 비교입력수단의 지수입력신호들을 수신하여, 이것을 반전시키고, 상기의 반전된 제2지수입력신호와 반전된 제3지수입력신호를 수신하는 제1부정논리곱회로(31)와, 상기의 반전된 제4지수입력신호와 제5지수입력신호를 씬하는 제2부정논리곱회로(32)와, 상기의 제6지수입력신호와 제7지수입력신호를 수신하는 제3부정논리곱회로(33)와 상기의 제1부정논리곱회로의 출력과 제2부정논리곱회로의 반전추력을 수신하는 제1논리곱회로(40)와, 상기의 제1논리곱회로(40)의 출력과 제3부장논리곱회로의 출력을 수신하는 제1부정논리합회로(41)와, 상기의 제2부정논리곱회로의 출력과 제3부정논리곱회로의 출력을 수신하는 제2부정논리합회로(42)와, 상기의 반전된 제4지수입력신호와 반전된 제6지수입력신호를 수신하는 제4부정논리곱회로(34)와, 상기의 반전된 제5지수입력신호와 제6지수입력신호를 수신하는 제1논리합회로(35)와, 상기의 제1논리합회로의 출력과 반전된 제7지수입력신호를 수신하는 제5부정논리곱회로(36)와, 상기의 반전된 제1지수입력신호, 제2지수입력신호, 상기의 제4부정논리곱회로의 출력을 수신하는 제3부정논리합회로(37)와, 상기의 제4부정논리곱회로의 출력과 반전된 제3지수입력신호를 수신하는 제4부정논리합회로(38)와, 상기의 제3부정논리합회로의 출력, 제4부정논리합회로의 출력, 제5부정논리곱회로의 출력을 수신하는 제5부정논리합회로(39)와, 상기의 제5부정논리합회로의 출력을 반전시켜서 제1선택비트신호를 출력하고, 제1부정논리합회로의 출력을 반전시켜서 제2선택비트신호를 출력하고, 제2부정논리합회로의 출력을반전시켜서 제3선택비트신호를 출력하고, 상기의 제1선택비트신호를 다시 반전시켜서 제1지수처리신호를 출력하고, 제2선택비트신호를 다시 반전시켜서 제2지수처리신호를 출력하고, 제3선택비트신호를 다시 반전시켜서 제3지수처리신호를 출력하고, 상기의 제1선택비트신호와 제2선택비트신호, 제3선택비트신호를 수신하여 부정선택신호를 출력하는 제2논리합회로(43)로 이루어진 것을 특징으로 하는 뮤우-로 콤프레서.
제1항에 있어서, 상기의 선택입력수단은, 상기의 16비트 선형데이타를 수신하여, 제4비트 선형데이타에서 제9비트 선형데이타까지의 6비트를 제1단자 및 제2단자로 수신하고, 제5비트 선형데이타에서 제9비트 선형데이타까지의 6비트를 제3단자로 수신하고, 제6비트 선형데이타에서 제11비트 선형데이타까지의 6비트를 제4단자로 수신하고, 제7비트 선형데이타에서 제12비트 선형데이타까지의 6비트를 제5단자로 수신하고, 제8비트 선형데이타에서 제13비트 선형데이타까지의 6비트를 제6단자로 수신하고, 제9비트 선형데이타에서 제14비트 선형데이타까지의 6비트를 제7단자로 수신하고, 제10비트 선형데이타에서 제15비트 선형데이타까지의 6비트를 제8단자로 수신하고, 제1선택단자로 상기의 인코더수단의 제1선택비트신호를 수신하고, 제2선택단자로 제2선택비트신호를 수신하고, 제3선택단자로 제3선택비트신호를 수신하고, 5비트의 가수처리신호와 1비트의 라운딩제어신호를 출력하는 것을 특징으로 하는 뮤우-로 콤프레서.
제1항에 있어서, 상기의 라운딩수단은, 상기의 16비트 선형데이타중에서 반전된 제8비트 선형데이타, 상기의 인코더수단의 제2지수처리신호, 제3지수처리신호를 수신하는 제1부정논리곱회로(57)와, 상기의 선택입력수단의 제4가수처리신호, 제3가수처리신호, 제2가수처리신호, 제1가수처리신호를 수신하는 제2부정논리곱회로(58)와, 상기의 16비트 선형데이타중 반전된 제16비트 선형데이타, 제15비트 선형데이타를 수신하는 제3부정논리곱회로(59)와, 상기의 제1부정논리곱회로의 출력과 제2부정논리곱회로의 출력을 수신하는 제1논리합회로(60)와, 상기의 제2부정논리곱회로의 출력과 제3부정논리곱회로의 출력을 수신하는 제2논리합회로(61)와, 상기의 선택입력수단의 라운딩제어신호, 상기의 인코더수단의 부정선택신호, 상기의 제1논리합회로의 출력, 상기의 제2논리합회로의 출력을 수신하여, 라운딩신호를 출력하는 논리곱회로(62)로 이루어진 것을 특징으로 하는 뮤우-로 콤프레서.
제1항에 있어서, 상기의 가수출력수단은, 상기의 선택입력수단의 제1가수처리신호와 상기의 라운딩수단의 라운딩신호를 수신하여 제1압축데이타를 출력하는 제1배타논리합회로(69)와, 상기의 선택입력수단의 제1가수처리신호와 상기의 라운딩수단의 라운딩신호르 수신하는 제1논리곱회로(65)와, 상기의 선택입력수단의 제2가수처리신호와 상기의 제1논리곱회로의 출력을 수신하여 제2압축데이타를 출력하는 제2배타논리합회로(68)와, 상기의 선택입력수단의 제2가수처리신호와 상기의 제1논리곱회로의 출력을 수신하는 제2논리곱회로(64)와, 상기의 선택입력수단의 제3가수처리신호와 상기의 제2논리곱회로의 출력을 수신하여 제3압축데이타를 출력하는 제3배타논리합회로(67)와, 상기의 선택입력수단의 제3가수처리신호, 제2가수처리신호, 제1가수처리신호, 상기의 라운딩신호를 수신하여 압축신호를 출력하는 제3논리곱회로(63)와, 상기의 선택입력수단의 제4가수처리신호와 상기의 제3논리곱회로의 출력을 수신하여, 제4압축데이타를 출력하는 제4배타논리합회로(66)와, 상기의 선택입력수단의 제5가수처리신호를 수신하여 버퍼를 통과시켜서 제5압축데이타를 출력하는 것을 특징으로 하는 뮤우-로 콤프레서
제1항에 있어서, 상기의 지수출력수단은, 상기의 16비트 선형데이타중 반전된 제16비트 선형데이타를 출력하고, 반전된 제16비트 선형데이타를 수신하는 제1논리곱회로(44)와, 상기의 인코더수단의 제3지수처리신호와 상기의 제1논리곱회로의 출력을 수신하는 제1배타논리합회로(45)와, 상기의 인코더수단의 제2지수처리신호와 상기의 제1논리곱회로으 출력을 공통으로 수신하는 제2배타논리합회로(46)와, 상기의 인코더수단의 제3지수처리신호와 상기의 제1논리곱회로의 출력을 공통으로 수신하는 제3배타논리합회로(47)와, 상기의 선택입력수단의 제4비트가수처리신호와 상기의 가수출력수단의 압축신호를 수신하는 제2논리곱회로(50)와, 상기의 가수출력수단의 압축신호, 상기의 제3배타논리합회로의 출력, 상기의 제2논리곱회로의 출력을 수신하는 제3논리곱회로(49)와, 상기의 가수출력수단의 압축신호, 수신하고, 상기의 제2배타논리합회로의 출력, 상기의 제3논리곱회로의 출력을 수신하는 제4논리곱회로(48)와, 상기의 제1배타논리합회로의 출력과 상기의 제4논리곱회로의 출력을 수신하는 제4배타논리합회로(51)와, 상기의 제2배타논리합회로의 출력과 상기의 제3논리곱회로의 출력을 수신하는 제5배타논리합회로(52)와, 상기의 제3배타논리합회로의 출력을 수신하고, 제2단자는 상기의 제1논리곱회로의 제2단자와 연결되는 제6배타논리합회로(53)와, 상기의 제4배타논리합회로의 출력과 상기의 제1논리곱회로의 출력을 공통으로 수신하여 제8압축데이타를 출력하는 제7배타논리합회로(54)와, 상기의 제5배타논리합회로의 출력과 상기의 제1논리곱회로의 출력을 수신하여 제7압축데이타를 출력하는 제8배타논리합회로(55)와, 상기의 제6배타논리합회로의 출력과 상기의 제1논리곱회로의 출력을 수신하여 제6압축데이타를 출력하는 제9배타논리합회로(56)로 이루어진 것을 특징으로 하는 뮤우-로 콤프레스
뮤우-로 디콤프레서에 있어서, 다수의 압축데이타를 수신하여, 상위 지수비트들과 하위 가수비트들, 부호비트로 분류하거나, 다수의 선형데이타를 수신하여, 이것을 반전시켜 바이패스부 입력신호들로 각각 분류하는 압축분류수단; 외부로부터 출력선택입력신호를 수신하고, 상기의 압축분류수단의 상위 지수비트들을 수신하여, 반전된 압축해제 선택신호들과 출력선택신호, 반전되지 않은 압축해제 선택신호들과 출력선택신호를 출력하는 출력선택수단; 상기의 압축분류수단의 바이패스부 입력신호들과 부호비트, 하위 가수비트들, 상기의 출력선택수단의 압축해제 선택신호들과 출력선택신호들을 수신하여, 출력선택신호에 따라 바이패스부 입력신호들을 출력하거나, 또는 상기의 부호비트, 압축해제선택신호들을 디코딩하여 다수의 선형데이타를 출력하는 디코더수단; 으로 이루어진 것을 특징으로 하는 뮤우-로 디콤프레서.
제8항에 있어서, 상기의 압축분류수단은, 16비트 선형데이타를 수신하여 이를 반전시켜 출력하고, 8비트 압축데이타를 수신하여, 지수에 해당하는 압축데이타들을 반저시켜 지수비트들을 출력하고 다시 반전시켜 반전된 지수비트들을 출력하고, 가수에 해당하는 압축데이타들을 반전시켜 반전된 가수비트들을 출력하고, 부호데이타인 압축데이타를 반전시켜 반전된 부호비트를 출력하고 부호데이타인 압축데이타를 제1단자로 수신하고, 상기의 제1지수비트, 제2지수비트, 제3지수비트와 외부에서 수신하는 출력선택신호를 논리곱하여 출력되는 신호를 제2단자로 수신하는 제1배타논리합회로(71)와, 제1배타논리합회로(71)의 출력을 반전시켜 부호비트를 출력하는 것을 특징으로 하는 뮤우-로 디콤프레서.
제8항에 있어서, 상기의 출력선택수단은, 상기의 출력선택신호를 수신하여 이것을 반전시켜 반전된 출력선택신호를 출력하고, 다시 반전시켜 반전되지 않은 출력선택신호를 출력하고, 상기의 압축분류수단의 반전된 제1지수비트, 반전된 제2지수비트, 반전된 제3지수비트, 상기의 출력선택신호를 제4단자로 수신하여, 제1압축해재선택신호를 출력하는 제1논리곱회로(81)와, 상기의 압축분류수단의 제1지수비트, 반전된 제2지수비트, 반전된 제3지수비트(DB7), 상기의 출력선택신호를 제4단자로 수신하여, 제2압축해제선택신호를 출력하는 제2논리곱회로(82)와, 상기의 압축분류수단의 반전된 제1지수비트, 제2지수비트, 반전된 제3지수비트, 상기의 출력선택신호를 제4단자로 수신하여, 제3압축해제선택신호를 출력하는 제3논리곱회로(83)와, 상기의 압축분류수단의 제1지수비트, 제2지수비트, 반전된 제3지수비트, 상기의 출력선택신호를 제4단자로 수신하여, 제4압축해제선택신호를 출력하는 제4논리곱회로(84)와, 상기의 압축분류수단의 반전된 제1지수비트, 반전된 제2지수비트, 제3지수비트, 상기의 출력선택신호를 제4단자로 수신하여 제5압축해제선택신호를 출력하는 제5논리곱회로(85)와, 상기의 압축분류수단의 제1지수비트, 반전된 제2지수비트, 제3지수비트, 상기의 출력선택신호를 제4단자로 수신하여, 제6압축해제선택신호를 출력하는 제6논리곱회로(86)와, 상기의 압축분류수단의 반전된 제1지수비트, 제2지수비트, 제3지수비트 상기의 출력선택신호를 제4단자로 수신하여, 제7압축해재선택신호를 출력하는 제7논리곱회로(87)와, 상기의 압축분류수단의 제1지수비트, 제2지수비트, 제3지수비트, 상기의 출력선택신호를 제4단자로 수신하여, 제8압축해제선택신호를 출력하는 제8논리곱회로(88)와, 상기에 열거한 8비트 압축해제선택신호들을 반전시킨 반전된 압축해제선택신호들로 이루어진 것을 특징으로 하는 뮤우-로 디콤프레서.
제8항에 있어서, 상기의 디코더수단은, 상기의 압축분류수단의 바이패스부 입력신호들과 부호비트, 가수비트들, 상기의 출력선택수단의 압축해제 선택신호들, 반전된 압축해제 선택신호, 출력선택신호, 반전된 출력선택신호를 수신하여, 반전된 출력선택신호 또는 반전되지 않은 출력선택신호에 따라 바이패스부 입력신호들을 출력하거나, 또는 상기의 부호비트, 압축해제선택신호들, 반전된 압축해제신호들을 디코딩하여 다수의 선형데이타를 출력하는 다수의 트랜스미션게이트들로 이루어진 것을 특징으로 하는 뮤우-로 디콤프레서.