KR0154465B1 - Apparatus for controlling the window of time slot according to frame in the synchronous network - Google Patents
Apparatus for controlling the window of time slot according to frame in the synchronous networkInfo
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Abstract
본 타임슬롯의 윈도우제어장치는 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우를 생성하는 회로를 간소화하기 위한 것이다. 이를 위하여 본 장치는 동기클럭신호와 시스템 동기신호가 인가되면, 동기리세트신호를 생성하는 동기리세트신호 생성부; 프로세서로 부터 제공되는 송신 타임슬롯 데이타에 대응되는 타임슬롯의 윈도우신호를 동기리세트신호 생성부에서 생성되는 동기리세트신호에 동기시켜 출력하는 송신 타임슬롯 윈도우 발생기; 송신 타임슬롯 윈도우 발생기에서 발생되는 윈도우신호를 동기클럭신호에 동기시켜 대응되는 타임슬롯으로 윈도우신호를 출력하는 송신동기 제어기; 제공되는 수신 타임슬롯 데이타에 대응되는 타임슬롯의 윈도우신호를 동기리세트신호 생성부에서 생성되는 동기리세트신호에 동기시켜 출력하는 수신 타임슬롯 윈도우 발생기; 수신 타임슬롯 윈도우 발생기에서 발생되는 윈도우신호를 동기클럭신호에 동기시켜 대응되는 타임슬롯으로 윈도우신호를 출력하는 수신 동기 제어기를 포함하도록 구성된다.The window control apparatus of this time slot is for simplifying the circuit which generates the window of the time slot according to a frame in a synchronization network. To this end, the apparatus includes a synchronous reset signal generator for generating a synchronous reset signal when a synchronous clock signal and a system synchronous signal are applied; A transmission time slot window generator configured to output a window signal of a time slot corresponding to transmission time slot data provided from a processor in synchronization with a synchronization reset signal generated by the synchronization reset signal generator; A transmission synchronous controller which outputs the window signal to a corresponding time slot by synchronizing the window signal generated by the transmission time slot window generator with the synchronization clock signal; A reception time slot window generator configured to output a window signal of a time slot corresponding to the received reception time slot data in synchronization with a synchronization reset signal generated by the synchronization reset signal generator; And a reception synchronization controller for synchronizing the window signal generated by the reception timeslot window generator with the synchronization clock signal and outputting the window signal to the corresponding timeslot.
Description
제1도는 종래의 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우제어장치에 대한 블럭도이고,1 is a block diagram of a window control apparatus of a timeslot according to a frame in a conventional synchronization network.
제2도는 본 발명에 따른 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우제어장치의 블럭도이고,2 is a block diagram of a window control apparatus of a timeslot according to a frame in a synchronization network according to the present invention.
제3도는 제2도에서 제시된 블럭도의 동작타이밍도이다.3 is an operation timing diagram of the block diagram shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
201 : 동기리세트신호 생성부 202 : 카운터201: Synchronous reset signal generator 202: Counter
203 : 송신 타임슬롯레지스터 204 : 수신 타임슬롯레지스터203: transmission timeslot register 204: reception timeslot register
205 : 송신 타임슬롯 윈도우 발생기 206 : 수신 타임슬롯 윈도우 발생기205: transmission timeslot window generator 206: reception timeslot window generator
207 : 송신동기제어기 208 : 수신동기제어기207: transmission synchronous controller 208: reception synchronous controller
본 발명은 동기망(Synchronous Network) 접속제어의 관한 것으로, 특히 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to synchronous network connection control, and more particularly, to a window control apparatus for a time slot according to a frame in a synchronous network.
동기망은 디지탈 통신망에 있어서 송수신장치 또는 중계장치 사이에서 타이밍의 동기를 조정하기 위한 통신망으로써, 각 교환점에서 비트레이트 및 위상(프레임동기)을 일치시키기 위하여 각 보드의 특성을 고려한 타임슬롯의 윈도우(Window)신호를 발생하게 된다. 여기서 윈도우신호는 다수의 채널중 사용을 원하는 채널영역을 지정하는 신호로서, N개의 타임슬롯중 데이타전송을 원하는 타임슬롯이 지정되면, 지정된 타임슬롯을 통하여 송수신이 이루어지도록 데이타를 전송할 보드의 특성을 고려하여 N개의 타임슬롯측으로 생성되는 것으로, 생성된 윈도우신호에 의하여 N개의 타임슬롯중 데이타전송을 원하는 타임슬롯이 선택되게 된다. 이러한 윈도우 신호를 생성하기 위하여 종래에는 제1도에 도시된 바와 같이 처리하였다.Synchronization network is a communication network for coordinating timing synchronization between a transceiver and a repeater in a digital communication network. A time slot window considering the characteristics of each board in order to match the bitrate and phase (frame synchronization) at each switching point. Generates the (Window) signal. Here, the window signal is a signal for designating a channel area to be used among a plurality of channels, and when a time slot to transmit data is designated among N time slots, a characteristic of a board to transmit data is transmitted and received through the designated time slot. In consideration of the N timeslots, the time slots for data transmission are selected among the N timeslots. In order to generate such a window signal, a conventional process is as shown in FIG.
즉, 제1도는 종래의 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우제어장치의 블럭도로서, 데이타 송신을 위한 제 1 분주기(100), 제 1 카운터(101), 송신 타임슬롯 레지스터(102) 및 송신 타임슬롯 윈도우 발생기(103)와 데이타 수신을 위한 제 2 분주기(104), 제 2 카운터(105), 수신 타임슬롯 레지스터(106) 및 수신 타임슬롯 윈도우 발생기(107)로 구성된다.That is, FIG. 1 is a block diagram of a window control apparatus of a time slot according to a frame in a conventional synchronization network. The first divider 100, the first counter 101, and the transmission timeslot register 102 for data transmission are shown in FIG. And a transmit timeslot window generator 103, a second divider 104 for receiving data, a second counter 105, a receive timeslot register 106 and a receive timeslot window generator 107.
이와 같이 구성된 윈도우제어장치는 데이타 송신시에는 외부제어회로(도시되지 않음)로 부터 동기클럭신호(BCLK)가 인가되면, 제 1 분주기(100)로 전송되어 상술한 외부제어회로(도시되지 않음)으로 부터 제공되는 송신용 동기신호(XSYNC)를 기준으로 동기클럭신호(BCLK)를 8분주하고, 분주된 데이타는 제 1 카운터(101)로 전송한다. 카운터(101)는 제 1 분주기(100)로 부터 8분주된 데이타가 전송되면, 상술한 송신용 동기신호(XSYNC)를 기준으로 64진 카운터로 카운트하여 출력한다. 출력된 데이타는 송신 타임슬롯 윈도우 발생기(103)로 전송된다.The window control device configured as described above is transmitted to the first divider 100 when the synchronous clock signal BCLK is applied from an external control circuit (not shown) at the time of data transmission to the above-described external control circuit (not shown). The synchronous clock signal BCLK is divided into eight based on the transmission synchronization signal XSYNC provided from the reference signal), and the divided data is transmitted to the first counter 101. When the data divided by 8 minutes are transmitted from the first divider 100, the counter 101 counts and outputs a 64-bit counter based on the above-described transmission synchronization signal XSYNC. The output data is transmitted to the transmission timeslot window generator 103.
한편 도시되지 않은 프로세서(일명 Channel Unit Processor라고도 하며, 채널유니트의 모든 기능을 콘트롤 하는 프로세서로 송수신 타임슬롯의 위치를 지정하기도 한다.)에서 지정하는 송신 타임슬롯의 데이타가 전송되면, 송신 타임슬롯 레지스터(102)는 제 1 카운터(101)에서 출력되는 데이타와 동기를 맞출수 있을 정도로 송신 타임슬롯의 데이타를 저장한 뒤, 송신 타임슬롯 윈도우 발생기(103)로 전송한다. 송신 타임슬롯 윈도우(103)는 제 1 카운터(101)에서 전송되는 카운트 값과 송신 타임슬롯 레지스터(102)에서 전송되는 값을 비교하여 상술한 프로세서(도시되지 않음)에서 지정한 송신용 타임슬롯의 윈도우 신호를 출력한다.On the other hand, when data of a transmission time slot designated by a processor (also referred to as a channel unit processor and a processor that controls all functions of a channel unit is also designated), the transmission time slot register is transmitted. 102 stores the data of the transmission timeslot so as to be synchronized with the data output from the first counter 101 and transmits the data to the transmission timeslot window generator 103. The transmission timeslot window 103 compares the count value transmitted from the first counter 101 with the value transmitted from the transmission timeslot register 102 to determine the window of the transmission timeslot specified by the above-described processor (not shown). Output the signal.
또한 데이타 수신시에는, 상술한 제 1 분주기(100)와 같이 제 2 분주기(104)를 통하여 외부의 제어장치(도시되지 않음)로 부터 제공되는 동기클럭신호(BCLK)를 수신용 동기신호(RSYNC)를 기준으로 8분주한 뒤, 제 2 카운터(105)로 전송한다. 그리고 제 2 카운터(105)는 8분주된 데이타를 상술한 외부 제어장치(도시되지 않음)로 부터 제공되는 수신용 동기신호(RSYNC)를 기준으로 상술한 제 1 카운터(101)와 마찬가지로 64진 카운터를 통해 카운트하여 출력한다. 출력된 데이타는 수신 타임슬롯 윈도우 발생기(107)로 전송한다.In addition, at the time of data reception, the synchronization signal for receiving the synchronization clock signal BCLK provided from an external control device (not shown) through the second divider 104 like the first divider 100 described above. After 8 minutes based on (RSYNC), the data is transmitted to the second counter 105. The second counter 105, like the first counter 101 described above on the basis of the reception synchronization signal RSYNC provided from the above-described external control device (not shown), is a 64-bit counter. Count and output through. The output data is transmitted to the receive timeslot window generator 107.
한편, 상술한 프로세서(도시되지 않음)로 부터 수신 타임슬롯 데이타(RX_SLT_NUM(5:0))가 전송되면, 수신 타임슬롯 레지스터(106)는 상술한 송신 타임슬롯 레지스터(102)에서와 같이 저장한 후, 수신 타임슬롯 윈도우 발생기(107)로 전송한다. 수신 타임슬롯 윈도우 발생기(107)는 수신 타임슬롯 레지스터(106)에서 전송된 타임슬롯 데이타와 제 2 카운터(105)에서 전송되는 카운트된 데이타를 비교하여 지정된 수신 타임슬롯의 윈도우를 출력한다.On the other hand, when the reception timeslot data RX_SLT_NUM (5: 0) is transmitted from the above-described processor (not shown), the reception timeslot register 106 is stored as in the above-mentioned transmission timeslot register 102. It is then sent to the receive timeslot window generator 107. The receive timeslot window generator 107 outputs a window of the designated receive timeslot by comparing the timeslot data transmitted in the receive timeslot register 106 with the counted data transmitted in the second counter 105.
그러나 이와 같이 처리할 경우, 송신용 동기신호와 수신용 동기신호를 별도 처리함으로 인하여 윈도우 생성을 위한 장치가 복잡할뿐아니라 각 보드마다의 특성을 고려하여 필요한 제어신호를 제공하기 위한 외부제어회로가 요구되는 문제가 있었다.In this case, however, the device for generating a window is not only complicated by processing the synchronization signal for transmission and the synchronization signal for reception separately, but also an external control circuit for providing the necessary control signal considering the characteristics of each board. There was a problem that was required.
따라서 본 발명의 목적은 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우를 생성하는 회로를 간소화하기 위한 타임슬롯의 윈도우 제어장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide an apparatus for controlling a time slot window for simplifying a circuit for generating a window of a time slot according to a frame in a synchronization network.
상기 목적을 달성하기 위하여 본 발명에 따른 장치는, 동기망에 있어서 프로세서로 부터 제공되는 지정하고자 하는 송/수신 타임슬롯 데이타와 외부기기로 부터 제공되는 동기클럭신호 및 시스템 동기신호를 이용하여 프레임에 따른 타임슬롯의 윈도우신호 발생을 제어하기 위한 장치에 있어서: 동기클럭신호와 시스템 동기신호가 인가되면, 타임슬롯을 통하여 데이타를 송수신하기 위한 보드의 특성을 고려한 동기리세트신호를 생성하는 동기리세트신호 생성부; 프로세서로 부터 제공되는 송신 타임슬롯 데이타에 대응되는 타임슬롯의 윈도우신호를 동기리세트신호 생성부에서 생성되는 동기리세트신호에 동기시켜 출력하는 송신 타임슬롯 윈도우 발생기; 송신 타임슬롯 윈도우 발생기에서 발생되는 윈도우신호를 동기클럭신호는 동기시켜 대응되는 타임슬롯으로 윈도우신호를 출력하는 송신동기 제어기; 프로세서로 부터 제공되는 수신 타임슬롯 데이타에 대응되는 타임슬롯의 윈도우신호를 동기리세트신호 생성부에서 생성되는 동기리세트신호에 동기시켜 출력하는 수신 타임슬롯 윈도우 발생기; 수신 타임슬롯 윈도우 발생기에서 발생되는 윈도우 신호를 동기클럭신호에 동기시켜 대응되는 타임슬롯으로 윈도우신호를 출력하는 수신동기 제어기를 포함함을 특징으로 한다.In order to achieve the above object, an apparatus according to the present invention comprises a transmission / reception time slot data to be provided from a processor in a synchronization network and a synchronization clock signal and a system synchronization signal provided from an external device. An apparatus for controlling the generation of a window signal of a time slot according to the present invention, comprising: a synchronization reset signal generating a synchronization reset signal in consideration of characteristics of a board for transmitting and receiving data through a time slot when a synchronization clock signal and a system synchronization signal are applied; A signal generator; A transmission time slot window generator configured to output a window signal of a time slot corresponding to transmission time slot data provided from a processor in synchronization with a synchronization reset signal generated by the synchronization reset signal generator; A transmission synchronization controller for synchronizing the window signal generated by the transmission timeslot window generator with the synchronization clock signal and outputting the window signal to a corresponding timeslot; A reception time slot window generator configured to output a window signal of a time slot corresponding to the reception time slot data provided from the processor in synchronization with the synchronization reset signal generated by the synchronization reset signal generator; And a reception synchronous controller for synchronizing the window signal generated by the reception timeslot window generator with the synchronization clock signal and outputting the window signal to the corresponding timeslot.
이어서 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명하기로 한다.Next, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우제어장치의 블럭도로, DAMA-SCPC(Demand Assignment Multiple Access-Single Channel per Carrier) 위성통신장비에 적용한 예로써, 동기리세트신호 생성부(201), 카운터(202), 송신 타임슬롯 레지스터(203), 수신 타임슬롯 레지스터(204), 송신 타임슬롯 윈도우 발생기(205), 수신 타임슬롯 윈도우 발생기(206), 송신동기제어기(207), 수신동기제어기(208)로 구성되어 있다.2 is a block diagram of a window control apparatus for a time slot according to a frame in a synchronous network according to the present invention, which is applied to a DAMA-SCPC satellite communication apparatus. Generation unit 201, counter 202, transmission timeslot register 203, reception timeslot register 204, transmission timeslot window generator 205, reception timeslot window generator 206, transmission synchronization controller 207 ), And a reception synchronous controller (208).
이와 같이 구성된 윈도우 발생장치의 동기리세트 신호 생성부(201)는 도시되지 않은 RS-485와 같은 수신용 칩을 통하여 수신된 동기클럭신호(MCK)과 시스템 동기신호(SYNC)가 인가되면, 장착된 각 보드들의 송수신특성을 고려한 주기를 갖는 동기리세트신호를 생성한다. 즉, 제3a도와 같이 동기클럭신호(MCK)가 인가되고, (b)와 같이 시스템 동기신호(SYNC)가 인가되면, 제3c도와 같이 시스템동기신호(SYNC)보다동기클럭주기만큼 앞선 위상을 갖는 동기리세트신호를 생성한다. 이는 송수신조건을 모두 커버하기 위한 것으로, 앞선 위상의 정도는 장착되는 보드의 특성에 의하여 변경될 수 있다. 이와 같이 생성된 동기 리세트신호는 카운터(202)로 전송된다.When the synchronization clock signal MCK and the system synchronization signal SYNC received through the receiving chip such as RS-485 (not shown) are applied to the synchronous reset signal generation unit 201 configured as described above, A synchronous reset signal having a period considering the transmission / reception characteristics of each board is generated. That is, when the synchronous clock signal MCK is applied as shown in FIG. 3a, and the system synchronous signal SYNC is applied as shown in (b), the synchronous clock signal SYNC is applied as shown in FIG. A synchronous reset signal having a phase that is advanced by the synchronous clock period is generated. This is to cover all of the transmission and reception conditions, the degree of the preceding phase may be changed by the characteristics of the board to be mounted. The synchronous reset signal thus generated is transmitted to the counter 202.
카운터(202)는 256진 카운터를 사용하여 동기리세트신호 생성부(201)에서 인가되는 동기리세트신호를 기준으로 동기클럭신호(MCK)를 카운트하고, 카운트된 값을 송신 타임슬롯 윈도우 발생기(205)와 수신 타임슬롯 윈도우 발생기(206)로 제공한다.The counter 202 counts the synchronous clock signal MCK based on the synchronous reset signal applied from the synchronous reset signal generator 201 using a 256-definition counter, and transmits the counted value to the transmission time slot window generator ( 205 and receive timeslot window generator 206.
한편 송신 타임슬롯 레지스터(203)는 도시되지 않는 프로세서에서 지정하는 송신 타임슬롯의 데이타(TX_SLT_NUM(4:0))가 인가되면, 일정 시간동안 저장하였다가 출력한다. 여기서 일정시간은 상술한 시스템 동기신호(SYNC)와 동기클럭신호(MCK)가 동기리세트 처리부(201)과 카운터(202)를 거쳐 출력되는 기간과 동기를 맞추기 위하여 설정된 시간이다. 출력된 송신 타임슬롯의 데이타는 송신 타임슬롯 윈도우 발생기(205)로 전송된다.On the other hand, when the data TX_SLT_NUM (4: 0) of the transmission timeslot designated by the processor (not shown) is applied, the transmission timeslot register 203 stores and outputs the data for a predetermined time. Here, the predetermined time is a time set for synchronizing with the period in which the system synchronization signal SYNC and the synchronization clock signal MCK are output through the synchronization reset processing unit 201 and the counter 202. The output data of the transmission timeslot is transmitted to the transmission timeslot window generator 205.
송신 타임슬롯 윈도우 발생기(205)는 카운터(202)로 부터 전송된 값과 송신 타임슬롯 레지스터(203)에서 전송된 값을 비교하여 서로 동일한 값을 가질 때, 송신 타임슬롯의 윈도우신호를 액티브상태로 설정하여 출력한다. 이와 같은 비교방법에 의하여 송신 타임슬롯 윈도우신호가 출력될 때, 제3d도에 도시된 바와 같이 동기리세트신호의 상승에지를 기준으로 지정된 타임슬롯에서 액티브에서 변환된 윈도우신호를 발생한다. 이와 같이 발생된 윈도우신호는 송신 동기제어기(207)로 전송된다.The transmission timeslot window generator 205 compares the value transmitted from the counter 202 with the value transmitted from the transmission timeslot register 203, and when the transmission timeslot window generator 205 has the same value, makes the window signal of the transmission timeslot active. Set and print. When the transmission timeslot window signal is output by the comparison method as described above, as shown in FIG. 3d, a window signal converted from an active state is generated in the timeslot designated based on the rising edge of the synchronous reset signal. The window signal generated in this way is transmitted to the transmission synchronization controller 207.
송신 동기제어기(207)는 송신 타임슬롯 윈도우 발생기(205)로 부터 전송되는 송신타임슬롯의 윈도우신호를 보드특성에 적합하도록 동기클럭신호(MCK)의 상승에지에 동기시켜 제3e도와 같은 윈도우신호를 출력한다. 제3e도에 도시된 바와 같이 발생된 송신 타임슬롯의 윈도우신호가 지연된 것은 수신할 보드가 송신된 데이타를 충분히 수신할 수 있도록 고려한 것이다.The transmission synchronization controller 207 synchronizes the window signal of the transmission time slot transmitted from the transmission time slot window generator 205 with the rising edge of the synchronization clock signal MCK so as to match the board characteristics to generate a window signal as shown in FIG. Output As shown in FIG. 3E, the delayed window signal of the transmission timeslot is considered to allow the receiving board to sufficiently receive the transmitted data.
이와 같이 타임슬롯의 윈도우신호가 발생되면, 제3e도에 도시된 액티브 하이논리구간동안 해당 타임슬롯을 통하여 해당보드로 부터 송신하고자 하는 데이타가 송신되게 된다.When the window signal of the timeslot is generated as described above, data to be transmitted from the board is transmitted through the timeslot during the active high logic section shown in FIG.
한편, 수신 타임슬롯 레지스터(204)는 상술한 도시되지 않은 프로세서에서 송신시와 마찬가지로 수신하고자 하는 타임슬롯을 지정한 데이타(RX_SLT_NUM(4:0))가 인가되면, 상술한 송신 타임슬롯 레지스터(205)와 같이 일정 시간만큼 저장한 뒤, 출력한다. 출력된 수신 타임슬롯의 데이타는 수신 타임슬롯 윈도우 발생기(206)로 전송된다.On the other hand, when the data (RX_SLT_NUM (4: 0)) specifying the timeslot to be received is applied as in the above-described processor (not shown), the reception timeslot register 204 is applied. After saving for a certain time as shown, output. The output data of the received timeslot is sent to the receive timeslot window generator 206.
수신 타임슬롯 윈도우 발생기(206)는 카운터(202)에서 출력된 값과 수신 타임슬롯 레지스터(204)에서 제공되는 타임슬롯 데이타를 비교하여 인가된 값이 동일한 시점에서 윈도우신호를 액티브상태로 변환시켜 출력한다. 즉, 상술한 송신시와 같이 도시되지 않은 프로세서로 부터 지정된 타임슬롯 번호와 카운터(202)에서 카운트된 값이 일치된 경우에는 제3f도와 같이 동기리세트신호의 상승에지지점을 기준으로 지정된 타임슬롯에서 일정기간동안 액티브상태가 되는 윈도우신호를 발생한다. 이 때 일정기간 역시 송신 타임슬롯에 대한 윈도우신호와 같이 보드의 특성에 따라 정해진 시간동안 유지된다. 이와 같이 발생된 윈도우신호는 수신 동기제어기(208)로 전송된다.The reception timeslot window generator 206 compares the value output from the counter 202 with the timeslot data provided from the reception timeslot register 204 and converts the window signal into an active state at the same time as the applied value. do. That is, when the time slot number specified from the processor (not shown) and the value counted by the counter 202 match as in the above-described transmission, the time slot designated based on the support point for the rise of the synchronous reset signal as shown in FIG. 3f. Generates a window signal that becomes active for a certain period of time. At this time, a certain period of time is maintained for a predetermined time according to the characteristics of the board like the window signal for the transmission time slot. The generated window signal is transmitted to the reception synchronization controller 208.
수신 동기제어기(208)는 수신 타임슬롯 윈도우 발생기(206)에서 제공되는 윈도우신호를 동기클럭신호(MCK)에 동기시켜 제3g도와 같이 출력한다. 제3g도에 도시된 바와 같이 수신 동기제어기(208)에서 출력된 최종 윈도우신호는 동기클럭신호(MCK)의 하강에지지점에서 액티브상태가 되며, 수신 타임슬롯 윈도우 발생기(206)로 부터 전송되는 윈도우신호에 대하여 소정의 지연시간을 갖는 것은 소저의 보드로 부터 송신되는 데이타를 수신하는데 있어 모든 데이타가 수신가능하도록 하기 위하여 고려된 것이다. 이와 같은 수신 타임슬롯 윈도우신호가 발생되면, 해당 타임슬롯을 통한 해당 보드는 송신되는 데이타를 수신하게 된다.The reception synchronization controller 208 synchronizes the window signal provided from the reception timeslot window generator 206 with the synchronization clock signal MCK and outputs the signal as shown in FIG. 3G. As shown in FIG. 3G, the final window signal output from the reception synchronous controller 208 becomes active at the support point at the falling of the synchronization clock signal MCK, and is a window transmitted from the reception timeslot window generator 206. Having a certain delay for a signal is considered to ensure that all data is receivable in receiving data transmitted from the underlying board. When such a reception timeslot window signal is generated, the corresponding board through the timeslot receives the transmitted data.
이와 같은 타임슬롯의 윈도우제어장치는 EPLD(Erasable Programmable Logic Device)로 구현될 수 있다.The window control device of the timeslot may be implemented as an erasable programmable logic device (EPLD).
상술한 바와 같이 본 발명은 동기망에 있어서 프레임에 따른 타임슬롯의 윈도우신호 발생시, 사용되는 동기신호와 클럭신호를 송/수신시 동일하게 적용함으로써, 별도로 제공함으로 인하여 발생되는 불필요한 요소들을 제거하여 회로를 간소화한 이점이 있다.As described above, according to the present invention, when the window signal of the timeslot according to the frame is generated in the synchronization network, the same synchronization signal and clock signal are used as the transmission / reception, thereby eliminating unnecessary elements generated by the separate circuit. There is an advantage to simplify.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006993A KR0154465B1 (en) | 1995-03-30 | 1995-03-30 | Apparatus for controlling the window of time slot according to frame in the synchronous network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006993A KR0154465B1 (en) | 1995-03-30 | 1995-03-30 | Apparatus for controlling the window of time slot according to frame in the synchronous network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035280A KR960035280A (en) | 1996-10-24 |
| KR0154465B1 true KR0154465B1 (en) | 1998-11-16 |
Family
ID=19410884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950006993A KR0154465B1 (en) | 1995-03-30 | 1995-03-30 | Apparatus for controlling the window of time slot according to frame in the synchronous network |
Country Status (1)
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|---|---|
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-
1995
- 1995-03-30 KR KR1019950006993A patent/KR0154465B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035280A (en) | 1996-10-24 |
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