KR0153953B1

KR0153953B1 - Clock recovering apparatus using subsidiary residual time stamp at constat bit rate service

Info

Publication number: KR0153953B1
Application number: KR1019950053181A
Authority: KR
Inventors: 강선
Original assignee: 양승택; 한국전자통신연구원; 이준; 한국전기통신공사
Priority date: 1995-12-21
Filing date: 1995-12-21
Publication date: 1998-11-16

Abstract

본 발명은 고정 비트율 서비스에서 보조 잔류 타임 스템프(RTS) 값을 이용한 클럭 복원 장치에 관한 것으로서, 클럭 복원 장치에 있어, 클럭 복원 송신 장치는 서비스 클럭(fs)을 입력받아 분주하여 출력하는 송신 분주 수단(11); 기준 클럭(fnx)을 입력받아 카운트하여 카운트 값을 출겨한는 카운터 수단(12); 상기 송신 분주 수단(11)의 출력 값을 래치하여 상기 카운터 수단(12)의 카운터 값에 의해 출력하는 래치 수단(13); 상기 송신 분주 수단(11)의 출력을 입력받아 보조 잔류 타임 스템프(RTS: Residual Time Stamp) 값을 출력하는 송신 보조 RTS 값 생성 수단(14); 및 상기 송신 보조 RTS 값 생성 수단(14)의 출력과 상기 래치 수단(13)의 출력을 입력받아 상기 송신 보조 RTS 값 생성 수단(14)의 선택 신호에 의해 선택하여 출력하는 송신 먹스 수단(MUX)(15)을 구비하고, 클럭 복원 수신 장치는 상기 클럭 복원 송신 장치로부터 RTS 값을 버퍼링하여 버퍼링된 RTS 값과 이미 저장된 RTS 값을 출력하는 수신 보조 RTS 값 생성 수단(16); 상기 수신 보조 RTS 값 생성 수단(16)의 두개의 출력을 입력받아 선택 신호에 의해 선택하여 출력하는 수신 먹스 수단(MUX)(17); 및 위상 고정 루프(PLL)를 구비하여 일정한 RTS 값을 할당하여 서비스 클럭 복원시, 수신부에서 위상 고정 루프(PLL : Phase Locked Loop)의 잠금(lock)이 되는 속도를 향상시키고, 풀림(unlock)을 방지하여 서비스 클럭 복원의 질을 향상시킬 수 있는 효과가 있다.The present invention relates to a clock recovery apparatus using an auxiliary residual time stamp (RTS) value in a fixed bit rate service. In the clock recovery apparatus, a clock recovery transmission apparatus receives and divides and outputs a service clock (fs). (11); A counter means (12) for receiving a reference clock (fnx) and counting the same to obtain a count value; Latch means (13) for latching an output value of the transmission frequency division means (11) and outputting the counter value by the counter value of the counter means (12); Transmission auxiliary RTS value generation means (14) for receiving an output of the transmission frequency division means (11) and outputting a residual residual time stamp (RTS) value; And a transmission mux means (MUX) which receives the output of the transmission auxiliary RTS value generating means 14 and the output of the latch means 13 and selects and outputs the selected signal by the selection signal of the transmission auxiliary RTS value generating means 14. (15), the clock recovery receiving apparatus comprising: receiving auxiliary RTS value generating means (16) for buffering an RTS value from the clock recovery transmitting apparatus and outputting a buffered RTS value and an already stored RTS value; Receiving mux means (MUX) 17 which receives two outputs of the receiving auxiliary RTS value generating means 16 and selects and outputs them by a selection signal; And a phase locked loop (PLL) to assign a constant RTS value to improve the speed at which the receiver locks a phase locked loop (PLL) at the time of restoring the service clock, and to unlock. This can improve the quality of service clock recovery.

Description

Clock Recovery Device Using Auxiliary Residual Time Stamp (RTS) Value in Fixed Bit Rate Service

제1도는 종래의 클럭 복원을 위한 송신 장치의 구성도.1 is a block diagram of a transmitter for recovering a conventional clock.

제2도는 본 발명에 따른 서비스 종류별 보조 RTS 값 예시도.2 is an exemplary RTS value for each service type according to the present invention.

제3도는 본 발명에 따른 클럭 복원 장치의 일실시예 구성도.3 is a configuration diagram of an embodiment of a clock recovery apparatus according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 송신분주기 12 : 카운터11: Transmission divider 12: Counter

13 : 래치 14 : 송신 보조 RTS 값 생성부13: latch 14: transmission auxiliary RTS value generation unit

15 : 송신 먹스 16 : 수신 보조 RTS 값 생성부15: transmission mux 16: reception auxiliary RTS value generation unit

17 : 수신 먹스 18 : 수신 제1분주기17: receiving mux 18: receiving first divider

19 : 수신 제2 분주기 20 : 위상 검출기19: receiving second divider 20: phase detector

21 : 저역 통과 필터 22 : 전압 제어 발진기21 low pass filter 22 voltage controlled oscillator

본 발명은 고정 비트율 서비스에서 보조 잔류 타임 스템프(RTS) 값을 이용한 클럭 복원 장치에 관한 것이다.The present invention relates to a clock recovery apparatus using an auxiliary residual time stamp (RTS) value in a fixed bit rate service.

에이티엠(ATM) 적응계층 타입 1(AAL Type 1)의 고정 비트율(CBR: Constant Bit Rate) 서비스를 제공하기 위한 클럭 복원 방법에서 송신부의 서비스 클럭 복원 방법에는 크게 적응적 클럭(Adaptive Clock) 복원 방법과 동기 잔류 타임 스템프(SRTS: Synchronous Residual Time Stamp)를 이용한 클럭 복원 방법이 있다.In the clock recovery method for providing constant bit rate (CBR) service of ATM type 1 (AAL) type of adaptive layer, a method of adaptive clock recovery is largely used for the service clock recovery method of the transmitter. There is a clock recovery method using the Synchronous Residual Time Stamp (SRTS).

적응적 클럭 복원 방법은 수신부의 버퍼 레벨을 이용하여 서비스 클럭을 복원하는 방법이다. 그리고 STRS를 이용한 클럭 복원 방법은 송신측에서 망 클럭을 정수배로 분주한 기준 클럭과 서비스 클럭의 주파수 차이에 대한 정보를 RTS(Residual Time Stamp)를 통하여 전송하면, 수신부에서는 전송된 RTS 와 망 클럭에 동기된 기준 클럭을 이용하여 원래의 서비스 클럭을 복원하는 방법이다.The adaptive clock recovery method recovers a service clock using a buffer level of a receiver. In the clock recovery method using STRS, when the transmitting side transmits information on the frequency difference between the reference clock and the service clock, which divides the network clock by an integer multiple, through the RTS (Residual Time Stamp), the receiver receives the transmitted RTS and the network clock. The original service clock is recovered using the synchronized reference clock.

제1도는 종래의 클럭 복원을 위한 송신 장치의 구성도로서, 도면에서 1은 분주기, 2는 래치, 3은 카운터를 각각 나타낸다.FIG. 1 is a block diagram of a transmitter for recovering a conventional clock, in which 1 represents a divider, 2 represents a latch, and 3 represents a counter.

종래의 STRS 클럭 복원 방법은 서비스 클럭(=fs)이 분주기(1)의 N(= 3008) 사이클을 도는 고정된 T 시간 동안, 망에서 동기된 기준 클럭(=fnx) 사이클의 수 Mq를 얻는다. 이 Mq 값을 수신부에 전달하면, 수신부에서는 기준 클럭(fnx), 분주율(N), Mq 값을 다 알게 되므로 서비스 클럭을 복원할 수 있다. Mq 값은 미리 계산되어진 Mnom 값과, Mnom 과 Mmax (또는 Mmin)의 차이(=y)의 합으로 표현이 되어 실제 전송하는 값은 4비트의 RTS이다.The conventional STRS clock recovery method obtains the number Mq of synchronized reference clock (= fnx) cycles in the network for a fixed T time in which the service clock (= fs) turns N (= 3008) cycles of the divider 1. . When the Mq value is transmitted to the receiver, the receiver knows the reference clock (fnx), the division ratio (N), and the Mq value, so that the service clock can be restored. The Mq value is expressed as the sum of the pre-calculated Mnom value and the difference (= y) between Mnom and Mmax (or Mmin), and the actual transmitted value is a 4-bit RTS.

이 4비트의 RTS는 2개의 셀 페이로드 간격(48 × 2 = 96 bytes)마다 RTS의 1비트를 페이로드에 실어 전송한다. 또한 이 RTS는 초기화 직후 8개의 셀 페이로드가 지나간 후(48bytes × 8cell × 8 bit = 3008 bit clock)에 생성이 되므로 처음 전송되는 8개의 셀에는 RTS 값이 없게 된다.This 4-bit RTS carries one bit of the RTS in the payload every two cell payload intervals (48 × 2 = 96 bytes). In addition, since the RTS is generated after 8 cell payloads immediately after initialization (48 bytes × 8 cells × 8 bits = 3008 bit clock), the first 8 cells transmitted have no RTS value.

상기와 같은 종래의 SRTS 클럭 복원 방법은 리셋후 초기화 시 RTS를 생성하는 분주기(1)의 3008 사이클 동안, RTS 값을 전송하지 않고, 또한 4비트의 RTS는 두개의 셀 간격으로 ATM 셀 페이로드에 실려서 전송되는데, 셀이 손실되거나 잘못 삽입된 경우 RTS 값은 틀린 값이 되어 동기를 상실하는 문제점이 있었다.The conventional SRTS clock recovery method as described above does not transmit an RTS value for 3008 cycles of the frequency divider 1 that generates an RTS upon initialization, and a 4-bit RTS does not transmit an ATM cell payload at two cell intervals. When the cell is lost or incorrectly inserted, the RTS value is wrong and loses synchronization.

따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 일정한 RTS값을 할당하여 서비스 클럭 복원 시, 수신부에서 위상 고정 루프(PLL: Phase Locked Loop)의 잠금(lock)이 되는 속도를 향상시키고, 풀림(unlock)을 방지하여 서비스 클럭 복원의 질을 향상시킬 수 있는 고정 비트율 서비스에서 보조 잔류 타임 스템프(RTS) 값을 이용한 클럭 복원 장치를 제공하는 데 그 목적이 있다.Accordingly, the present invention devised to solve the above-described problems of the prior art allocates a constant RTS value and restores the speed at which the receiver locks a phase locked loop (PLL) at the time of restoring the service clock. An object of the present invention is to provide a clock recovery apparatus using an auxiliary residual time stamp (RTS) value in a fixed bit rate service that can improve the quality of service clock recovery by preventing unlocking.

상기 목적을 달성하기 위한 본 발명은 클럭 복원 장치에 있어, 클럭 복원 송신 장치는 서비스 클럭(fs)을 입력받아 분주하여 출력하는 송신 분주 수단; 기준 클럭(fnx)을 입력받아 카운트하여 카운트 값을 출력하는 카운터 수단; 상기 송신 분주 수단의 출력 값을 래치하여 상기 카운터 수단의 카운터 값에 의해 출력하는 래치 수단; 상기 송신 분주 수단의 출력을 입력받아 보조 잔류 타임 스템프(RTS: Residual Time Stamp) 값을 출력하는 송신 보조 RTS 값 생성 수단; 및 상기 송신 보조 RTS 값 생성 수단의 출력과 상기 래치 수단의 출력을 입력받아 상기 송신 보조 RTS 값 생성 수단의 선택 신호에 의해 선택하여 출력하는 송신 먹스 수단(MUX)을 구비하고, 클럭 복원 수신 장치는 상기 클럭 복원 송신 장치로부터 RTS 값을 버퍼링하여 버퍼링된 RTS 값과 이미 저장된 RTS 값은 출력하는 수신 보조 RTS 값 생성 수단; 상기 수신 보조 RTS 값 생성 수단의 두개의 출력을 입력받아 선택 신호에 의해 선택하여 출력하는 수신 먹스 수단(MUX); 및 위상 고정 루프(PLL)를 구비한 것을 특징으로 한다.According to another aspect of the present invention, there is provided a clock recovery apparatus comprising: transmission division means for receiving a service clock (fs) and dividing and outputting the service clock; Counter means for receiving a reference clock (fnx) to count and output a count value; Latch means for latching an output value of the transmission distributing means and outputting the counter value by the counter value of the counter means; Transmission auxiliary RTS value generation means for receiving an output of the transmission division means and outputting a residual time stamp (RTS) value; And a transmission mux means (MUX) which receives the output of the transmission auxiliary RTS value generating means and the output of the latching means and selects and outputs the selected output signal by the selection signal of the transmission auxiliary RTS value generating means. Receiving auxiliary RTS value generating means for buffering an RTS value from the clock recovery transmitting apparatus and outputting a buffered RTS value and an already stored RTS value; Receiving mux means (MUX) for receiving two outputs of the receiving auxiliary RTS value generating means and selecting and outputting the selected output signals by a selection signal; And a phase locked loop (PLL).

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

제2도는 본 발명에 따른 서비스 종류별 보조 RTS 값 예시도로서, 표에서와 같이 각 서비스 종류별로 Mmax, Mnom, Mmin 값을 구하여, 이에 대한 RTS 값을 예측하고 위와 같이 초기화 직후 셀을 전송할 때, 또는 수신부에서 수신 셀이 손실되거나 잘못 삽입되어 셀 순서에 오류가 발생할 경우 Mmon에 해당하는 RTS 값을 할당한다.2 is an exemplary RTS value for each service type according to the present invention. As shown in the table, Mmax, Mnom, and Mmin values are obtained for each service type, and when the RTS value is estimated and the cell is transmitted immediately after the initialization as above, or If an error occurs in the cell order due to loss or incorrect insertion of a receiving cell at the receiver, an RTS value corresponding to Mmon is assigned.

여기서, Mq 값은 M보다 작거나 같은 가장 큰 정수이다. Mmon 값은 계산된 M 값이고, Mmin과 Mmax은 각각 Mnom과 Mmax(또는 Mmin)의 차이(y)를 빼거나 더한 값이다. 각각의 Mmin, Mmax에 대한 Mq 값을 구하면, Mq 값은 고정된 어떤 값(DS 3 경우 326*16)과 4비트의 RTS 값의 합으로 표현된다. 그러므로 송신부에서는 이 Mq 값 전부를 송신하지 않고 4비트의 RTS를 송신하여 클럭 복원을 한다.Where Mq is the largest integer less than or equal to M. The Mmon value is the calculated M value, and Mmin and Mmax are subtracted or added to the difference y between Mnom and Mmax (or Mmin), respectively. When Mq values for each Mmin and Mmax are obtained, the Mq value is expressed as the sum of a fixed value (326 * 16 in the case of DS3) and the RTS value of 4 bits. Therefore, the transmitter does not transmit all of these Mq values and transmits a 4-bit RTS to recover the clock.

제3도는 본 발명에 따른 클럭 복원 장치의 일실시예 구성도로서, 도면에서 11은 송신 분주기, 12는 카운터, 13은 래치, 14는 송신 보조 RTS 값 생성부, 15는 송신 먹스(MUX), 16은 수신 보조 RTS 값 생성부, 17은 수신 먹스(MUX), 18은 수신 제1 분주기, 19는 수신 제2 분주기, 20은 수신 제2 분주기, 21은 저역 통과 필터, 22는 전압 제어 발진기를 각각 나타낸다.3 is a block diagram of an embodiment of a clock recovery apparatus according to the present invention, in which FIG. 11 is a transmission divider, 12 is a counter, 13 is a latch, 14 is a transmission auxiliary RTS value generator, and 15 is a transmission mux. 16 is a receiving auxiliary RTS value generator, 17 is a receiving mux, 18 is a receiving first divider, 19 is a receiving second divider, 20 is a receiving second divider, 21 is a low pass filter, and 22 is a Each voltage controlled oscillator is shown.

제3(a)도는 클럭 복원을 위한 송신 장치의 구성도로서, 클럭 복원 송신 장치는 서비스 클럭(fs)을 입력받아 3008 분주하여 출력하는 송신 분주기(11), 기준 클럭(fnx)을 입력받아 카운트하여 카운트 값을 출력하는 4비트 카운터(12), 상기 송신 분주기(11)의 값을 래치하여 상기 4비트 카운터(12)의 카운터 값에 의해 출력하는 래치(13), 상기 송신 분주기(11)의 출력을 입력받아 보조 RTS 값을 출력하는 송신 보조 RTS 값 생성부(14), 및 상기 송신 보조 RTS 값 생성부(14)의 출력과 상기 래치(13)의 출력을 입력받아 상기 송신 보조 RTS 값 생성부(14)의 선택 신호에 의해 선택하여 출력하는 송신 먹스(MUX)(15)로 구성된다.3 (a) is a block diagram of a transmitter for clock recovery. The clock recovery transmitter receives a service clock (fs), divides and outputs a 3008 frequency divider (11) and a reference clock (fnx). A 4-bit counter 12 for counting and outputting a count value; a latch 13 for latching the value of the transmission divider 11 and outputting the counter by the counter value of the 4-bit counter 12; 11) a transmission auxiliary RTS value generator 14 which receives the output of 11) and outputs an auxiliary RTS value, and an output of the transmission auxiliary RTS value generator 14 and an output of the latch 13; And a transmission mux (MUX) 15 that selects and outputs the selected signal by the RTS value generator 14.

제3(a)도의 클럭 복원 송신 장치를 제1도의 종래의 송신 장치와 비교하여 보면, 송신 보조 RTS 값 생성부(14)와 송신 먹스(15)가 추가되어 있다. 이 이유는 다음과 같다.When the clock recovery transmitter of FIG. 3 (a) is compared with the conventional transmitter of FIG. 1, a transmission auxiliary RTS value generator 14 and a transmission mux 15 are added. This reason is as follows.

4비트의 RTS는 24개의 셀 페이로드 간격(48 × 2 = 96 bytes)마다 RTS의 1비트를 페이로드에 실어 전송한다. 또한 이 RTS는 초기화 직후 8개의 셀 페이로드가 지나간 후 (48 bytes × 8 cell × 8 bit = 3008 bit clock)에 생성이 되므로 처음 전송되는 8개의 셀에는 RTS 값이 없게 된다. 이를 보완하기 위하여 제2도의 표를 통하여 각 서비스 종류별로 RTS 값을 예측하고 있으므로, 이 예측된 RTS 값을 보조의 RTS 값 생성부(14)에서 초기화 직후 처음 8개의 셀을 전송할 때, 실어서 전송한다.The 4-bit RTS carries one bit of the RTS in the payload every 24 cell payload intervals (48 × 2 = 96 bytes). In addition, since the RTS is generated after 48 cell payloads (48 bytes × 8 cell × 8 bit = 3008 bit clock) immediately after initialization, the first 8 cells transmitted have no RTS value. In order to compensate for this, since the RTS value is predicted for each type of service through the table of FIG. 2, when the auxiliary RTS value generation unit 14 transmits the first 8 cells immediately after initialization, it is loaded. do.

제3(b)도는 클럭 복원 수신 장치의 구성도로서, 클럭 복원 수신 장치는 상기 클럭 복원 송신 장치로부터 RTS 값을 버퍼링하여 버퍼링된 RTS 값과 이미 저장된 RTS 값을 출력하는 수신 보조 RTS 값 생성부(16), 상기 수신 보조 RTS 값 생성부(16)의 두 개의 출력을 입력받아 선택 신호에 의해 선택하여 출력하는 수신 먹스(MUX)(17), 및 망에 동기 된 기준 클럭(fnx)과 상기 수신 먹스(17)의 출력 RTS 값을 입력받아 분주하여 출력하는 수신 제1 분주기(18), 전압 제어 발진기(VCO)(22)에서 복원된 서비스 클럭을 입력받아 분주하여 출력하는 수신 제2 분주기(19), 위상 검출기(20), 저역 통과 필터(21), 전압 제어 발진기(VCO)(21)로 구성된 위상 고정 루프(PLL)로 구성된다.3 (b) is a block diagram of a clock recovery receiving apparatus, wherein the clock recovery receiving apparatus buffers an RTS value from the clock recovery transmitting apparatus and outputs a buffered RTS value and an RTS value already stored; 16, a reception mux 17 which receives two outputs of the reception auxiliary RTS value generator 16 and selects and outputs them by a selection signal, and a reference clock (fnx) synchronized with the network and the reception. A receiving first divider 18 which receives the output RTS value of the mux 17 and divides and outputs it, and a receiving second divider which receives, divides and outputs the service clock restored by the voltage controlled oscillator (VCO) 22. (19), the phase detector 20, the low pass filter 21, and the voltage controlled oscillator (VCO) 21 is composed of a phase locked loop (PLL).

여기서, 수신 보조 RTS 값 생성부(16)는 상기 클럭 복원 송신 장치의 RTS 값을 버퍼링하여 출력하는 버퍼(31), 이미 설전된 RTS 값을 저장하여 출력하는 SRTS RTS 보상기(32)로 구성된다.Here, the reception assistant RTS value generator 16 includes a buffer 31 for buffering and outputting the RTS value of the clock recovery transmitter, and an SRTS RTS compensator 32 for storing and outputting the previously set RTS value.

버퍼(31)는 클럭 복원 송신 장치로부터 RTS 값이 입력되면 이를 버퍼링하여 수신 먹스(17)에 선택 신호와 함께 출력한다. SRTS RTS 보상기(32)는 계산된 RTS 값을 저장하여 수신 먹스(17)로 출력한다. 수신 먹스(17)는 상기 버퍼(31)의 선택 신호에 의해 상기 버퍼(31)에 RTS 값이 입력되면 이를 선택하여 PLL의 수신 제1 분주기(18)에 출력하고, 상기 버퍼(31)에 RTS 값이 입력되지 않으면 SRTS RTS 보상기(32)에 저장된 RTS 값을 선택하여 상기 수신 제1 분주기(18)에 출력한다.When the RTS value is input from the clock recovery transmitting apparatus, the buffer 31 buffers the RTS value and outputs the selection signal to the receiving mux 17. The SRTS RTS compensator 32 stores the calculated RTS value and outputs it to the receiving mux 17. The reception mux 17 selects the RTS value when the RTS value is input to the buffer 31 by the selection signal of the buffer 31 and outputs the RTS value to the reception first divider 18 of the PLL, and to the buffer 31. If the RTS value is not input, the RTS value stored in the SRTS RTS compensator 32 is selected and output to the first divider 18.

본 발명은 수신 보조 RTS 값 생성부(16)의 버퍼(31)를 사용하여, ATM 포럼(Forum) ver 3.1에서 DS3/DS1 서비스를 위하여 권고한 셀 지연 변위(CDV: Cell Delay Variance)를 만족할 수 있도록 구성한다. 이것은 RTS 값이, 입력되는 데이터의 8셀중 4개의 셀(1, 3, 5 7)에서 한 비트씩 추출하여 4비트의 RTS 값을 생성하므로, 입력되는 셀의 CDV를 고려하지 않으면, 미리 도착하거나 늦게 도착한 셀에 대하여서는 송신 장치의 클럭 정보를 가지고 있는 RTS 값을 잃어 버리므로, 송신 장치의 클럭 정보(RTS)를 저장하여 사용하기 위한 것이다.The present invention can satisfy the Cell Delay Variance (CDV) recommended for the DS3 / DS1 service in ATM Forum ver 3.1 using the buffer 31 of the reception assistant RTS value generator 16. To be configured. This is because the RTS value is extracted one bit from four cells (1, 3, 5 7) out of the eight cells of the input data to generate a 4-bit RTS value. Therefore, if the CDV of the input cell is not considered, it arrives in advance or The late arrival cell loses the RTS value, which contains the clock information of the transmitter, and therefore is used for storing and using the clock information (RTS) of the transmitter.

그래서 상기 버퍼(31)가 비었을 경우에만 SRTS RTS 보상기(32)에서 제2도의 표와 같이 각 서비스에 맞게 RTS 값을 보상을 하여준다.Therefore, only when the buffer 31 is empty, the SRTS RTS compensator 32 compensates the RTS value for each service as shown in the table of FIG.

CDV를 만족하는 버퍼(31) 크기를 표로 작성하면 아래와 같다. 버퍼(31)의 크기는 DS3/E1/T1 서비스를 모두 수용할 수 있도록 30 × 4의 크기를 갖는다.The size of the buffer 31 that satisfies the CDV in a table is as follows. The size of the buffer 31 has a size of 30 × 4 to accommodate all DS3 / E1 / T1 services.

상기와 같이 구성되어 동작하는 본 발명은 일정한 RTS 값을 할당하여 서비스 클럭 복원 시, 수신부에서 위상 고정 루프(PLL : Phase Locked Loop)의 잠금(lock)이 되는 속도를 향상시키고, 풀림(unlock)을 방지하여 서비스 클럭 복원의 질을 향상시킬 수 있는 효과가 있다.The present invention configured and operated as described above improves the speed at which the receiver locks a phase locked loop (PLL) at the time of restoring the service clock by allocating a constant RTS value, and unlocking. This can improve the quality of service clock recovery.

Claims

A clock recovery apparatus, comprising: transmission frequency division means (11) for receiving, dividing and outputting a service clock (fs); Counter means (12) for receiving a reference clock (fnx) to count and output a count value; Latch means (13) for latching an output value of the transmission frequency division means (11) and outputting the counter value by the counter value of the counter means (12); Transmission auxiliary RTS value generation means (14) for receiving an output of the transmission frequency division means (11) and outputting a residual residual time stamp (RTS) value; And a transmission mux means (MUX) which receives the output of the transmission auxiliary RTS value generating means 14 and the output of the latch means 13 and selects and outputs the selected signal by the selection signal of the transmission auxiliary RTS value generating means 14. (15), the clock recovery receiving apparatus comprising: receiving auxiliary RTS value generating means (16) for buffering an RTS value from the clock recovery transmitting apparatus and outputting a buffered RTS value and an already stored RTS value; Receiving mux means (MUX) 17 which receives two outputs of the receiving auxiliary RTS value generating means 16 and selects and outputs them by a selection signal; And a phase locked loop (PLL). 2. A clock recovery apparatus using an auxiliary residual time stamp (RTS) value in a fixed bit rate service.

The reception auxiliary RTS value generating means (16) according to claim 1, further comprising: buffering means (31) for buffering and outputting the RTS value of the clock recovery transmitter; And an SRTS RTS compensating means (32) for storing and outputting the already set RTS value. The clock recovery apparatus using the auxiliary residual time stamp (RTS) value in the fixed bit rate service.