KR0153613B1 - 종합 정보통신망 라인 인터페이스회로의 타이밍제어회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

화상 회의 제어 시스템의 라인 인터페이스회로에 관한 기술이다.

2. 발명이 해결하려고 하는 기술적 과제

ISDN 라인이 2라인 이상 접속되어 있는 경우 그중 한 라인으로부터 기준클럭을 받아 이 클럭을 기준으로 다른 라인과의 위상차를 흡수함으로써 동기 어긋남을 방지할 수 있는 타이밍제어회로를 제공함에 있다.

3. 발명의 해결방법의 요지

다수의 아이에스에이씨를 구비한 종합정보통신망 라인 인터페이스회로의 동작 타이밍을 제어하는 회로를, 외부로부터 제공되는 16.384MHz의 마스터클럭과, 상기 다수의 아이에스에이씨로부터 512KHz의 클럭을 분주하여 8KHz의 클럭을 만드는 분주수단과, 상기 분주된 신호의 위상을 보상하여 각 아이에스에이씨를 동기시키기 위한 8KHz의 내부 클럭신호를 출력하는 수단과, 상기 위상보상된 신호에 의해 상기 마스터클럭의 주파수를 정정하는 수단과, 상기 주파수정정된 신호를 8로 제산하여 2.048MHz의 클럭을 발생하는 수단으로 구성함을 특징으로 한다. 또한 상기 2.048MHz의 클럭을 256으로 제산하여 상기 위상보상수단에 피드백한다.

4. 발명의 중요한 용도

다지점간 동시에 화상회의를 진행할 수 있는 화상회의 제어시스템을 구현함에 있어 타이밍을 제어하느 데 사용할 수 있다.

Description

종합 정보통신망 라인 인터페이스회로의 타이밍제어회로

제1도는 본 발명에 따른 종합 정보통신망 라인 인터페이스회로의 구성도.

제2도는 제1도중 타이밍제어회로와 제1-제3ISAC와의 관계를 나타낸 도면.

제3도는 제1도중 타이밍제어회로의 구체적인 구성도.

제4도는 제2도중 분주기의 구체 회로도.

제5도는 본 발명에 따른 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

12 : 메인메모리 14 : 듀얼포트메모리

16 : PC AT버스 인터페이스부 18 : 메모리제어부

20 : 듀얼포트메모리 22 : 인터럽트제어부

24 : 래치 26,28,30 : 제1-제3 ISAC

32 : 타이밍제어회로 38 : MVIP버스 인터페이스부

38 : 시공간스위치 41 : 발진기

42 : 분주기 43 : 주파수정정부

44 : 위상보상부 45 : 8제산기

46 : 256제산기 FF1~FF6 : 디플립플롭

본 발명은 종합 정보통신망 라인 인터페이스회로에 관한 것으로, 특히 다수의 S-인터페이스 라인상에서 일어나는 싱크 슬립(sync slip)을 없앨 수 있는 타이밍제어회로에 관한 것이다.

지금까지 사용되고 있는 PC슬롯(slot)형 ISDN 인터페이스 카드는 1라인을 접속시켜 다른 지역에 연결된 전화기 및 단말기와 상호 통신을 주고 받는 형태로 되어 있다. 이 경우 라인상으로 입력되는 기준 클럭을 추출하여 동기를 맞추게 되므로 동기가 맞지 않게 되는 일은 거의 없다. 그러나 접속 라인수가 2라인 이상이 될 경우에는 그렇지 못하다. 즉 라인별로 독립적으로 기준 클럭을 추출하여 동기를 맞추어 사용하게 되면 이들 사이에 동기 이탈이 일어나게 된다. 보통 ISDN 인터페이스 카드에서 2라인 이상 사용되는 경우는 라인상의 채녈을 서로 몰아서 사용하게 된다. 예를들면 64Kbps의 B-채널 2개를 서로 몰아 6채널로 사용하게 되면 384Kbps가 된다. 이러한 형태는 주로 화상회의용 단말에서 많이 찾아볼 수 있다. 그런데 이와같은 화상회의용 단말인 경우 일반 음성 데이터와는 달리 라인간의 동기가 맞지 않게 되면 화면이 깨져 버리게 되는 문제점이 있다.

따라서 본 발명의 목적은 ISDN 라인이 2라인 이상 접속되어 있는 경우 그중 한 라인으로부터 기준클럭을 받아 이 클럭을 기준으로 다른 라인과의 위상차를 흡수함으로써 동기 어긋남을 방지할 수 있는 타이밍제어회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 다수의 아이에스에이씨를 구비한 종합정보통신망 라인 인터페이스회로의 동작 타이밍을 제어하는 회로를, 외부로부터 제공되는 16.384MHz의 마스터클럭과, 상기 다수의 아이에스에이씨로부터 512KHz의 클럭을 분주하여 8KHz의 클럭을 만드는 분주수단과, 상기 분주된 신호의 위상을 보상하여 각 아이에스에이씨를 동기시키기 위한 8KHz의 내부 클럭신호를 출력하는 수단과, 상기 위상보상된 신호에 의해 상기 마스터클럭의 주파수를 정정하는 수단과, 상기 주파수정정된 신호를 8로 제산하여 2.048MHz의 클럭을 발생하는 수단으로 구성함을 특징으로 한다. 또한 상기 2.048MHz의 클럭을 256으로 제산하여 상기 위상보상수단에 피드백함을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1도는 본 발명에 따른 ISDN 라인인터페이스회로의 구성도이다. 이회로가 동작하기 위한 프로그램은 PC슬롯을 통하여 PC AT버스포트의 제어하에 듀얼포트케모리(14)에 입력된다. 듀얼포트메모리(14)는 PC와 보드가 공유하는 메모리로서, 필요한 데이터를 읽어서 메인메모리(12)로 전송한다. 마이크로컴퓨터(20)는 상기 메인메모리(12)에 저장된 프로그램에 의해서 본 발명에 따른 전반적인 동작을 총괄적으로 제어한다. 이렇게 마이크로 컴퓨터(20)가 상기 메인 메모리(12)를 사용할 때 내부 사이클(cycle)등을 조절하는 역할은 메모리 제어부(18)에서 하게 된다.

본 회로의 동작을 위해서는 다양한 버스인터페이스부가 필요하다.

ISDN 'S'버스인터페이스, MVIP버스인터페이스, PC AT버스 인터페이스부가 그것이다. 상기 ISDN 'S' 버스인터페이스는 TA(Termainal Adapter) 또는 TE(Terminal Equipment) 사이의 인터페이스를 위한 것으로, 송수신 각각 1쌍의 4-와이어(wire)를 통해 전이중방식으로 데이터를 송수신한다. 이때는 64kbps의 B-채널 2개와 16kbps의 D-채널이 TDM(Time Division Multiplexing)방식에 의해 송수신되므로 28-D인터페이스라 한다. 상기 B-채널은 음성 및 비음성 데이터를 전송하는 채널이며, 상기 D-채널은 상기 B-채널의 데이터 전송을 위한 시그날링 채널로 이용된다.

제1-제3ISAC(26, 28, 30)는 네트워크라인으로부터 D-체널신호가 들어오면 마이크로컴퓨터(20)에 인터럽트를 걸어 알려주게 되며, 상기 마이크로 컴퓨터(20)는 상기 들어온 데이터를 읽어 데이터 송수신을 한다. 본 발명에 따른 다지점간 동시 화상회의를 가능하게 하기 위해서는 먼저 D-채널 프로세싱에 의해 단말로부터의 신호를 수신하거나 단말에 다이알링등을 하여 다지점간의 단말들을 Q.931의 접속수순에 의거하여 서로 접속시켜 놓는다. ISDN 'S'버스 인터페이스를 위한 상기 제1-제3ISAC(26, 28, 30)는 NT(Network Terminator)가 교환기로부터 'U'인터페이스를 통해서 타이밍을 추출한 후 'S'버스 인터페이스로 보내주는 시스템 프레이밍(framing) 및 클럭을 복원하여 사용하고 있으며, ISDN망으로부터 2B+D형태로 들어온 데이터를 처리하여 시공간 스위치(38)로 보내준다.

상기 시공간스위치(38)는 임의의 입력스트림 대 채널을 임의의 출력 스트림 대 채녈로 교환할 수 있으므로 다지점간의 단말접속을 가능하게 한다. 상기 시공간스위치(38)의 동작에 대해서는 본원 출원인에 의해 선출원된 바 있는 특허출원번호 제94-37364에 상세히 게시되어 있다.

제2도는 제1도중 타이밍제어회로(32)와 제1-제3ISAC(26, 28 30)와의 관계를 나타낸 것으로, 편의상 제1도에서는 도시하지 않은 발진기(41)와 분주기(26)를 본 동작 설명상의 요구에 따라 도시한다. 상기 타이밍제어회로(32)는 16.384MHz와 8KHz의 클럭을 입력하여 2.048MHz의 클럭 및 Fob를 발생한다. 상기 2.048MHz의 클럭은 외부 타이밍으로 사용된다. 상기 16.384MHz의 클럭은 외부의 발진기(41)로부터 제공되는 마스터클럭이다. 또한 8KHz의 클럭은 분주기(42)로부터 제공되는데, 상기 분주기(42)는 제1~제3ISAC(26, 28, 30)으로부터 각각 입력되는 512KHz의 클럭을 분주하여 만든다.

제3도는 제1도중 타이밍제어회로(32)의 구체적인 구성, 즉 DPLL의 원리를 나타낸 것이다. 분주기(42)로부터 제공되는 8KHz의 클럭은 위상보상부(44)로 입력된다. 상기 위상보상부(44)에서는 소정의 제어신호에 따라 상기 분주된 신호의 위상을 보정한다. 상기 위상보정된 신호는 주파수정정부(45)로 입력된다. 상기 주파수정정부(45)는 상기 위상보정된 신호로써 외부의 발진기(41)로부터 제공되는 16.384MHz의 마스터클럭의 주파수를 정정한다. 제1제산부(45)는 상기 주차수정정된 신호를 8로 제산(8분주)하여 2.048MHz의 클럭을 발생한다. 제2제산부(46)는 상기 2.048MHz의 클럭을 256으로 제산(256분주)하여 내부 클럭신호 8KHz를 만들어 상기 위상보상부(44)에 제어신호로서 피드백한다.

제4도는 제2도중 분주기 42의 구체 회로도로서, 6개의 디플립플롭(FF1~FF6)으로 구성된다.

제5도는 본 발명에 따른 동작 파형도로서, 스피드-업(speed-up), 슬로우-다운 및 비정정의 3과정에 의해 주파수정정이 이루어짐을 나타낸다.

(5A)는 8KHz의 기준신호인테, 이 신호의 하강에지(falling edge)는 내부에서 인가된 (5B)에 도시한 바와같은 8KHz의 내부 클럭신호를 샘플하는데 사용된다. (5C)는 상기 샘플결과로서 정정신호(Correction Signal:CS)를 만든다. 상기 정정신호의 값이 '1'일 때 DPLL는 스피드-업 혹은 슬로우-다운되어 정정을 행하고 '0'일 때 정정을 행하지 않는다. 이때 샘플된 '0'이나 '1'은 각각 주파수정정회로에 의해 마스터클럭을 확장(stretch) 또는 축소(shrink)시키는 원인이 된다. 또한 8KHz 입력신호의 하강 에지는 상기 정정신호의 하강에지나 상승에지(rising dege)로 정렬된다. 즉 8KHz의 입력신호의 하강에지가 8KHz의 내부 클럭신호보다 느리면 상기 정정신호의 상승에지로 정렬되고, 상기 8KHz의 내부 클럭신호보다 빠르면 상기 정정신호의 하강에지로 정렬된다. 이때 비정정의 기간은 32㎲이며 상기 정정신호의 상승에지 이후 47㎲후에 (5D)에 도시된 신호를 출력한다. 상기 신호는 제2도의 제1-제3ISAC(26, 28, 30) 으로 입력되어 사용된다.

상술한 바와 같은 본 발명은 다지점간 동시에 화상회의를 진행할 수 있는 화상회의 제어시스템의 구현을 위해 ISDN 라인을 2라인 이상 접속하는 경우 임의의 한 라인으로부터 기준클럭을 받아 이 클럭을 기준으로 다른 라인과의 위상차를 흡수함으로써 동기 어긋남을 방지하여 화면이 깨지지 않도록 하는 장점이 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (4)

1. 컴퓨터와 데이터를 주고받을 수 있는 인터페이스수단과, 종합정보통신망 라인에 접속되어 디채널 프로토콜에 의하여 2비데이타를 접속시키기 위한 다수의 아이에스에이씨와, 임의의 입력스트림 대 채녈을 임의의 출력 스트림 대 채널로 교환할 수 있으므로 다지점간의 단말접속을 가능하게 하는 시공간 스위치를 구비한 종합정보통신망 라인 인터페이스회로의 타이밍제어회로에 있어서, 외부로부터 제공되는 16.384MHz의 마스터클럭과, 상기 다수의 아이에스에이씨로부터 512KHz의 클럭을 분주하여 8KHz의 클럭을 만드는 부주수단과, 상기 분주된 신호의 위상을 보상하여 각 아이에스에이씨를 동기시키기 위한 8KHz의 내부 클럭신호를 출력하는 수단과, 상기 위상보상된 신호에 의해 상기 마스터클럭의 주파수를 정정하는 수단과, 상기 주파수정정된 신호를 8로 제산하여 2.048MHz의 클럭을 발생하는 수단으로 구성됨을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 2.048MHz의 클럭을 256으로 제산하여 상기 위상보상수단에 피드백하는 수단을 더 구비함을 특징으로 하는 회로.
3. 제1항에 있어서, 상기 다수의 아이에스에이씨가, 교환기로부터 유인터페이스를 통해서 타이밍을 추출하고, 에스버스인터페이스를 통해 제공되는 시스템 프레이밍 및 클럭을 복원하여 사용함을 특징으로 하는 회로.
4. 제3항에 있어서, 상기 다수의 아이에스에이씨는 데이터 송수신시 192KHz의 라인클럭에 동기되어 동작함을 특징으로 하는 회로.