KR0152921B1 - Method of formation wiring in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 배선 제조방법에 관한 것으로, 기판 상에 증착된 절연층 내부에 서로 깊이가 다른 접속홀을 형성하는 공정과; 상기 접속홀 내에 전도층을 충진시키는 공정과; 최대 함몰된 접속홀 깊이를 기준으로 상기 절연층을 식각하는 공정을 거쳐 반도체 소자의 배선 제조를 완료하므로써, 접속 홀 플러그의 리세스를 효과적으로 감소시킬 수 있게 되어 상·하 도전층의 전기적 연결 및 단차피복성을 개선할 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.The present invention relates to a method for manufacturing a wiring of a semiconductor device, comprising: forming connection holes having different depths in an insulating layer deposited on a substrate; Filling a conductive layer in the connection hole; By completing the process of etching the insulating layer on the basis of the maximum recessed connection hole depth, the wiring of the semiconductor device is completed, thereby effectively reducing the recesses of the connection hole plugs. It is possible to implement a highly reliable semiconductor device that can improve the covering properties.
Description
제1(a)도 및 제1(b)도는 종래 기술에 따른 선택증착법에 의한 반도체 소자의 접속 홀 플러그 제조공정을 도시한 단면도.1 (a) and 1 (b) are cross-sectional views showing a connection hole plug manufacturing process of a semiconductor device by a selective deposition method according to the prior art.
제2(a)도 내지 제2(d)도는 종래 기술에 따른 블랭킷 증착과 에치백에 의한 반도체 소자의 접속 홀 플러그 제조공정을 도시한 단면도.2 (a) to 2 (d) are cross-sectional views showing a connection hole plug manufacturing process of a semiconductor device by blanket deposition and etch back according to the prior art.
제3(a)도 내지 제3(c)도는 본 발명에 따른 반도체 소자의 접속 홀 플러그 제조공정을 도시한 단면도.3 (a) to 3 (c) are cross-sectional views showing a connection hole plug manufacturing process for a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2 : 절연층1 substrate 2 insulation layer
3 : 도전층 4 : 접속 홀3: conductive layer 4: connection hole
5 : 플러그 6 : 과도성장 부분5: plug 6: overgrowth
7 : 리세스 부분 8 : 단차부7: recessed portion 8: stepped portion
9 : 블랭킷 증착막 10 : 잔류막9: blanket deposited film 10: residual film
11 : 최대 리세스양11: maximum recess amount
본 발명은 반도체 소자의 접속 홀 플러그 제조방법에 관한 것으로, 특히 고집적화된 반도체 소자의 배선에 적당하도록 설계된 접속 홀 플러그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a connection hole plug of a semiconductor device, and more particularly to a method for manufacturing a connection hole plug designed for wiring of highly integrated semiconductor devices.
반도체 집적회로의 미세화가 진행되고 다층화됨에 따라 상·하 도전층을 연결하기 위한 콘택 홀(contact hole)이 0.5㎛ 이하로 미세화되고, 절연막의 평탄화에 따라 콘택 홀의 깊이도 0.1㎛ 이상으로 증가하는 경우가 발생하여 결국 콘택 홀의 종횡비(aspect ratio)가 2 이상으로 증가하게 되므로, 기존의 물리적 증착법인 스퍼터링(sputtering)등을 적용하여 배선을 증착하는 경우에는 상기 콘택 홀에서의 단차 피복성(step coverage; 단차면의 증착두께/평활면의 증착두께)이 10% 이하로 악화되어 일렉트로 마이그레이션(electromigration)이나 스트레스 마이그레이션(stress migration)등에 기인한 단선을 초래하게 된다.As the semiconductor integrated circuit becomes finer and multilayered, the contact holes for connecting the upper and lower conductive layers become smaller than 0.5 μm, and the depth of the contact holes increases to 0.1 μm or more as the insulating film is flattened. Since the aspect ratio of the contact hole is increased to 2 or more, the step coverage in the contact hole is deposited in the case of depositing a wire by applying a conventional physical vapor deposition method, such as sputtering. Deposition thickness of the stepped surface / deposition thickness of the smooth surface) deteriorates to 10% or less, resulting in disconnection due to electromigration or stress migration.
따라서 콘택 홀의 단차 피복성을 개선하기 위하여 화학기상증착(chemical vapour deposition)법을 적용하는 연구가 진행되고 있으며, 이중 텅스텐을 전면에 증착하고 증착 두께 이상으로 에치백(etch back)하여 콘택 홀에 텅스텐 플러그를 형성하는 기술이나, 콘택 홀 내에만 선택적으로 텅스텐을 성장시키는 기술은 이미 실용화되고 있다.Therefore, in order to improve the step coverage of the contact hole, a study is being applied to apply chemical vapor deposition. Among them, tungsten is deposited on the front surface and etched back to the deposition thickness or more, thereby making tungsten in the contact hole. Techniques for forming plugs and techniques for selectively growing tungsten only in contact holes have already been put into practical use.
최근에는, 한발 더 나아가 반도체 소자의 신뢰성을 향상시키기 위한 한 방편으로 콘택 플러그와 배선층을 동일한 물질 예컨대, 알루미늄등과 같은 물질을 이용하여 형성하는 연구도 활발히 진행 중이다.In recent years, as a further step to improve the reliability of semiconductor devices, studies are being actively conducted to form contact plugs and wiring layers using the same material such as aluminum.
제1(a)도 및 제1(b)도에는 종래 기술에 따른 선택증착법에 의한 반도체 소자의 접속 홀 플러그 형성방법을 나타낸 단면도가 도시되어 있다.1 (a) and 1 (b) are cross-sectional views showing a method for forming a connection hole plug of a semiconductor device by a selective deposition method according to the prior art.
상기의 경우, 반도체 기판(1) 상에 절연층(2)을 증착한 후 감광막 패턴을 마스크로 하여 콘택 홀(4)을 형성하게 되면 웨이퍼 토폴로지(wafer topology)에 따라 제1(a)도에 도시된 바와 같이 하부 도전층(3)이 노출되도록 형성된 접속 홀(4)의 깊이가 각각 달라지게 된다.In this case, when the insulating layer 2 is deposited on the semiconductor substrate 1 and the contact holes 4 are formed using the photoresist pattern as a mask, the contact hole 4 is formed according to the wafer topology. As shown, the depths of the connection holes 4 formed to expose the lower conductive layer 3 are varied.
이 상태에서 선택증착법으로 텅스텐 또는 알루미늄을 성장시키게 되면 상기 텅스텐이나 알루미늄이 일정한 두께로 자라게 되므로, 제1(b)도에 도시된 바와 같이 접속 홀(4)의 깊이가 얕을 경우에는 과도성장(overgrowth)(6)이 발생되고, 접속 홀(4)의 깊이가 깊을 경우에는 리세스(recess)(7)가 발생하게 된다.When tungsten or aluminum is grown by selective vapor deposition in this state, the tungsten or aluminum grows to a constant thickness, and as shown in FIG. 1 (b), when the depth of the connection hole 4 is shallow, excessive growth ( An overgrowth 6 occurs, and a recess 7 occurs when the depth of the connection hole 4 is deep.
한편, 제2(a)도 내지 제2(d)도에는 종래 기술에 따른 블랭킷(blanket) 증착과 에치백을 적용한 경우 반도체 소자의 접속 홀(4) 플러그 형성방법을 나타낸 단면도가 도시되어 있다.On the other hand, Figure 2 (a) to 2 (d) is a cross-sectional view showing a method for forming a connection hole (4) plug of a semiconductor device when the blanket deposition and etch back according to the prior art is applied.
상기의 경우, 반도체 기판(1) 상에 절연층(2)을 증착한 후 감광막 패턴을 마스크로하여 콘택 홀(4)을 형성하게 되면 웨이퍼 토폴로지(wafer topology)에 따라 제2(a)도에 도시된 바와 같이 하부 도전층(3)이 노출되도록 형성된 접속 홀(4)의 깊이가 각각 달라지게 되어 단차가 존재하게 된다.In this case, when the insulating layer 2 is deposited on the semiconductor substrate 1 and the contact hole 4 is formed using the photoresist pattern as a mask, the contact hole 4 is formed according to the wafer topology. As shown, the depths of the connection holes 4 formed to expose the lower conductive layer 3 are different, so that there are steps.
이 상태에서 제2(b)도에 도시된 바와 같이 블랭킷 증착법으로 상기 패턴 상에 텅스텐(9)을 성장시키게 되면, 이후 에치백 중간 단계에서 제2(c)도에 도시된 바와 같이 단차부(8)에 텅스텐 잔류막(residue)(10)이 존재하게 된다.In this state, when tungsten 9 is grown on the pattern by the blanket deposition method as shown in FIG. 2 (b), the stepped portion (as shown in FIG. 8, a tungsten residual film 10 is present.
상기 단차부(8)의 잔류막(10)을 제거하기 위하여 과도식각을 실시하면 제2(d)도에 도시된 바와 같이 플러그(5)의 리세스(7)가 증가하게 된다.When the over etching is performed to remove the residual film 10 of the stepped portion 8, the recess 7 of the plug 5 increases as shown in FIG.
즉, 선택증착법으로 텅스텐이나 알루미늄등의 플러그를 형성할 경우에 있어서는 접속 홀의 깊이가 달라 과성장과 리세스가 나타나는 단점이 발생되고, 블랭킷 증착과 에치백을 적용하여 플러그를 형성할 경우에 있어서는 웨이퍼 토플로지에 의해 발생되는 잔류막 제거를 위한 과도식각(overetch)공정으로 인해 접속 홀의 플러그에 리세스가 발생되는 단점을 가지게 된다.That is, in the case of forming a plug such as tungsten or aluminum by the selective deposition method, there is a disadvantage in that the depth of the connection hole is different, resulting in overgrowth and recess, and in the case of forming the plug by blanket deposition and etch back, the wafer is formed. Due to the overetch process for removing the residual film generated by the topologies, there is a disadvantage in that a recess is generated in the plug of the connection hole.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 플러그를 형성한 후 웨이퍼 각 부위의 리세스를 조사하여 그 최대량을 기준으로 플러그 주변의 절연막을 에치백하므로써 선택증착법에 의한 경우나 블랭킷 성장 및 에치백에 의한 경우나 상관없이 리세스를 효과적으로 가소시킬 수 있도록 한 반도체 소자의 배선 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to improve the above-mentioned disadvantages, and after forming the plug, by irradiating the recesses of the respective portions of the wafer and etching back the insulating film around the plug based on the maximum amount, the selective deposition method or the blanket growth are performed. And a wiring manufacturing method for a semiconductor device capable of effectively plasticizing a recess regardless of whether it is caused by etch back.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 배선 제조방법은 기판 상에 증착된 절연층 내부에 서로 깊이가 다른 접속홀을 형성하는 공정과; 상기 접속홀 내에 전도층을 충진시키는 공정과; 최대 함몰된 접속홀 깊이를 기준으로 상기 절연층을 식각하는 공정을 포함하여 이루어짐을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a wiring of a semiconductor device, the method including: forming connection holes having different depths in an insulating layer deposited on a substrate; Filling a conductive layer in the connection hole; And etching the insulating layer based on the maximum recessed connection hole depth.
상기 제조공정 결과, 접속 홀 플러그의 리세스를 효과적으로 감소시킬 수 있게 된다.As a result of the above manufacturing process, it is possible to effectively reduce the recess of the connection hole plug.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3(a)도 내지 제3(c)도에는 본 발명에 따른 반도체 소자의 배선 제조공정을 도시한 단면도가 도시되어 있다.3 (a) to 3 (c) are cross-sectional views showing the wiring manufacturing process of the semiconductor device according to the present invention.
상기 단면도에서 알수 있듯이 본 발명에 따른 반도체 소자의 배선 제조공정은 먼저, 제3(a)도에 도시된 바와 같이 반도체 기판 즉, 웨이퍼(1)의 각 부위별로 테스트 패턴(또는 메인 패턴)의 접속 홀(4)에서의 함몰된 접속홀 깊이를 조사하고, 통계적으로 처리하여 웨이퍼의 최대 함몰 깊이를 결정한다.As can be seen from the above sectional view, the wiring manufacturing process of the semiconductor device according to the present invention firstly connects the test pattern (or main pattern) for each part of the semiconductor substrate, that is, the wafer 1, as shown in FIG. The recessed connection hole depth in the hole 4 is examined and statistically processed to determine the maximum depression depth of the wafer.
그후 접속홀의 하부에 형성되어 있는 도전층(3)에만 선택적으로 증착되는 성질의 전도층을 이용하여 상기 접속홀(4)내에 전도층을 충진시킬 경우에는 제3(ba)도 및 제3(bb)에 도시된 공정수순에 의해 공정을 진행하고, 블랭킷 증착 및 에치백에 의해 접속홀(4)내에 전도층을 충진시킬 경우에는 제3(ca), 제3(cb)에 도시된 공정수순에 의해 공정을 진행한다.Then, when the conductive layer is filled in the connection hole 4 by using a conductive layer selectively deposited only on the conductive layer 3 formed under the connection hole, the third and third (ba) degrees and third (bb) are used. The process is carried out by the process procedure shown in Fig. 2), and when the conductive layer is filled in the connection hole 4 by blanket deposition and etch back, the process procedure shown in 3rd (ca) and 3rd (cb) is performed. By the process.
선택증착을 적용할 경우에 있어서, 그 제조공정을 살펴보면 제3(ba)도에 도시된 바와 같이 기판(1) 위의 절연층(2) 내부에 패터닝된 도전층(3)의 표면이 드러나도록 상기 절연층을 식각하여 접속 홀(4)을 형성하고, 상기 도전층(3)에 선택적으로 증착되는 성질의 전도층, 예컨대 텅스텐을 상기 접속홀(4)내에 충진시킨 후, 전 단계에서 결정된 최대 함몰된 접촉홀의 깊이를 기준으로 제3(bb)에 도시된 바와 같이 상기 접속홀(4) 주변의 절연층(2)을 에치백하여 최대 함몰된 접촉홀 깊이를 최소화 한다.In the case of applying the selective deposition, as shown in FIG. 3 (ba), the surface of the patterned conductive layer 3 is exposed inside the insulating layer 2 on the substrate 1 as shown in FIG. The insulating layer is etched to form a connection hole 4, and a conductive layer having a property of being selectively deposited on the conductive layer 3, for example, tungsten, is filled in the connection hole 4, and then the maximum determined in the previous step. As shown in the third (bb) based on the depth of the recessed contact hole, the insulating layer 2 around the connection hole 4 is etched back to minimize the maximum recessed contact hole depth.
블랭킷 증착 및 에치백을 적용할 경우에 있어서, 그 제조공정을 살펴보면 제3(ca)도에 도시된 바와 같이 기판(1)위의 절연층(2) 내부에 패터닝된 도전층(3)의 표면이 드러나도록 상기 절연층(2)을 식각하여 접속홀(4)을 형성하고, 상기 접속홀을 충분히 덮을 정도의 두께를 가지도록 상기 접속홀(4)에 전도층을 증착한 후, 상기 전도층을 에치백하여 선택적으로 상기 접속홀(4) 내에만 전도층이 잔류되도록 한다.In the case of applying the blanket deposition and the etch back, the manufacturing process is described. As shown in FIG. 3 (ca), the surface of the conductive layer 3 patterned inside the insulating layer 2 on the substrate 1 is shown. After the insulating layer 2 is etched to form the connection hole 4, the conductive layer is deposited in the connection hole 4 to have a thickness enough to cover the connection hole, and then the conductive layer is formed. Is etched back so that the conductive layer remains only in the connection hole (4).
이후 제3(cb)에 도시된 바와 같이 전 단계에서 결정된 최대 함몰된 접촉홀 깊이를 기준으로 접속홀 주변의 절연층(2)을 에치백하여 최대 함몰된 접촉홀 깊이를 최소화 한다.Thereafter, as illustrated in the third (cb), the insulating layer 2 around the connection hole is etched back based on the maximum recessed contact hole depth determined in the previous step to minimize the maximum recessed contact hole depth.
이때, 상기 절연층(2)의 에치백 공정은 제3(ba) 및 제3(bb)도에서와 같이 선택성장에 의해 플러그를 형성한 경우나 제3(ca) 및 제3(cb)도에서와 같이 블랭킷증착/에치백에 의해 플러그를 형성한 경우 모두에 있어서, 통계적으로 결정한 '최대 함몰된 접촉홀 깊이(+/-) 10%'의 범위 내에서 플러그 주변의 절연층을 에치백하게 된다.In this case, the etch back process of the insulating layer 2 may be performed when the plug is formed by selective growth as shown in FIGS. 3 (ba) and 3 (bb), or the third (ca) and third (cb) diagrams. In all cases where the plug is formed by blanket deposition / etch back as shown in FIG. 2, the insulating layer around the plug is etched back within the range of statistically determined 'maximum recessed contact hole depth (+/-) 10%'. do.
상기 절연층(2)을 에치백 할 때에는 플러그 재료와 식각 선택성(selectivity)이 있는 물질 예컨대, CHF3, CF4등의 F를 포함하는 가스나 용액을 이용하여 이방성 또는 등방성식각을 실시하며, 상기 전도층은 W, Al, Cu중 선택된 어느 하나를 사용하여 화학기상증착법으로 상기 접속홀내에 증착한다.When etching back the insulating layer 2, anisotropic or isotropic etching is performed using a gas or a solution containing a plug material and a material having an etching selectivity such as CHF 3 , CF 4 , and the like. The conductive layer is deposited in the connection hole by chemical vapor deposition using any one selected from W, Al, and Cu.
상술한 바와 같이 본 발명에 의하면, 접속 홀 플러그의 리세스를 효과적으로 감소시키므로써 상·하 도전층의 전기적 연결 및 단차피복성을 개선할 수 있게 되어 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.As described above, according to the present invention, by effectively reducing the recess of the connection hole plug, it is possible to improve the electrical connection and the step coverage of the upper and lower conductive layers, thereby improving the reliability of the semiconductor device.
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