KR0151059B1 - Semiconductor device capacitor and its manufacturing process - Google Patents
Semiconductor device capacitor and its manufacturing processInfo
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Abstract
반도체 장치의 커패시터 및 그 제조방법에 관하여 개시되어 있다. 본 발명에 따른 커패시터는 트랜지스터의 소오스와 콘택홀을 통해 접속되는 스토리지 전극, 상기 스토리지 전극 상부에 형성된 유전체막, 및 상기 유전체막 상에 형성된 플레이트 전극을 구비하는 반도체 장치의 커패시터에 있어서, 상기 스토리지 전극은 한 층 이상의 제1 밀도 도전층 및 상기 제1 밀도 도전층보다 폭이 좁은 한 층 이상의 제2 밀도 도전층이 교대로 적층되어 형성되고, 상기 제1 및 제2 밀도 도전층에 의해 나타나는 측면의 모양이 굴곡을 갖는 골과 마루의 형태를 갖는다.Disclosed are a capacitor of a semiconductor device and a method of manufacturing the same. A capacitor according to the present invention includes a storage electrode connected through a source and a contact hole of a transistor, a dielectric film formed on the storage electrode, and a plate electrode formed on the dielectric film, wherein the storage electrode Is formed by alternately stacking one or more first density conductive layers and one or more second density conductive layers that are narrower than the first density conductive layer, and are represented by the first and second density conductive layers. The shape has the shape of valleys and valleys with curvature.
따라서, 공정 소요시간을 단축할 수 있을 뿐만 아니라, 골과 마루의 모양을 비교적 둥글게 형성하여 커패시터 유전막을 양호하게 침적할 수 있다.Therefore, not only the time required for the process can be shortened, but the shape of the valleys and the floors can be relatively rounded, so that the capacitor dielectric film can be well deposited.
Description
제1도는 종래 기술에 의한 반도체 장치 커패시터의 스토리지 전극구조를 나타낸 단면도.1 is a cross-sectional view showing a storage electrode structure of a semiconductor device capacitor according to the prior art.
제2a도 내지 제2d도는 본 발명에 의한 반도체 장치의 커패시터 제조공정을 순서대로 나타낸 단면도.2A to 2D are cross-sectional views sequentially showing a capacitor manufacturing process of a semiconductor device according to the present invention.
제3도는 침적 온도와 압력에 따른 침적 속도변화의 일 예를 도시한 그래프.3 is a graph showing an example of change in deposition rate according to deposition temperature and pressure.
제4도는 본 발명에 따른 침적조건의 일 예를 도시한 그래프.4 is a graph showing an example of deposition conditions according to the present invention.
본 발명의 반도체 장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 넓은 표면적을 갖는 커패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a capacitor of the semiconductor device of the present invention and a method of manufacturing the same, and more particularly to a capacitor having a large surface area and a method of manufacturing the same.
최근 반도체 장치가 고집적화되어감에 따라 반도체 메모리 장치의 경우 단위 셀이 차지하는 면적도 점차 축소되고 있다. 이는 결과적으로 셀 커패시터를 구현할 수 있는 영역의 감소를 초래한다. 그러나, 정상적인 셀 동작에 요구되는 커패시턴스는 일정하기 때문에 단위 면적당 커패시턴스를 증가시키기 위한 많은 연구가 진행중이다.Recently, as semiconductor devices have been highly integrated, the area occupied by unit cells in semiconductor memory devices has been gradually reduced. This results in a reduction in the area in which cell capacitors can be implemented. However, since the capacitance required for normal cell operation is constant, many studies are underway to increase the capacitance per unit area.
제한된 셀 면적내에서 커패시턴스를 증가시키기 위해 제안되는 방법들은, 보통 다음의 세 가지로 나뉘어질 수 있다.The proposed methods for increasing capacitance within a limited cell area can usually be divided into the following three.
첫째, 유전체막을 박막화하는 방법, 둘째, 유전상수가 큰 물질을 유전체막으로 사용하는 방법, 셋째, 커패시터의 유효면적을 증가시키는 방법이 그것이다.First, a method of thinning the dielectric film, second, a method of using a material having a high dielectric constant as the dielectric film, and third, a method of increasing the effective area of the capacitor.
이 중,첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적응하기가 어렵다는 단점이 있다.Among these, the first method has a disadvantage in that it is difficult to adapt to a large-capacity memory device because the reliability is degraded by the Fowler-Nordheim current when the thickness of the dielectric film is reduced to 100 Å or less.
두 번째 방법은 고유전율의 물질, 예컨데 TaO 나 PZT(PbZrTiO3) 등을 유전체막 형성에 사용하는 경우, 누설전류가 발생하거나 물질의 특성이 안정되어 있지 않은 등의 문제점이 있어 현재 커패시터 제조에 적용하기에는 어렵다.The second method is applied to the current capacitor manufacturing because high dielectric constant materials, such as TaO or PZT (PbZrTiO 3 ), are used to form dielectric films, such as leakage current or unstable material properties. Difficult to do
따라서, 세 번째 방법, 즉 주어진 면적에서 최대한의 유효 커패시터면적을 증가시킬 수 있는 스토리지 전극을 형성하여 커패시턴스를 증가시키는 것이 용이한 방법이다.Therefore, it is an easy method to increase capacitance by forming a third method, that is, forming a storage electrode capable of increasing the maximum effective capacitor area in a given area.
후지쯔의 핀(fin) 구조, 도시바의 박스(box) 구조 및 미즈비시의 실린더(cylinder) 구조 등은 그 한 예로써 널리 사용되고 있다. 그러나, 상기 구조들은 대부분 공정이 복잡해지고 공정단가가 증가하게 되는 단점이 있었다.The fin structure of Fujitsu, the box structure of Toshiba, and the cylinder structure of Mizubishi are widely used as an example. However, most of the structures have a disadvantage in that the process becomes complicated and the process cost increases.
따라서, 구조가 단순하고 생산성도 증가시킬 수 있는 커패시터가 요구되었고 이러한 요구에 부응하여 만들어진 커패시터의 구조가 1994년 논문 - Symposium on VLSI thechnology pp.22∼26에 발표되었다.Therefore, a capacitor having a simple structure and increasing productivity is required, and a structure of a capacitor made in response to such a demand has been published in a 1994 paper-Symposium on VLSI thechnology pp. 22 to 26.
제1도는 상기 학회에 발표된 종래 기술에 의한 반도체 장치 커패시터의 스토리지 전극 구조를 나타낸 단면도이다.1 is a cross-sectional view showing a storage electrode structure of a semiconductor device capacitor according to the prior art published in the society.
제1도를 참조하면, 종래 기술에 의한 반도체 장치는 통상의 반도체 기판(1) 상에 형성된 필드산화막(30), 게이트(5), 상기 게이트 측벽에 형성된 스페이서(7), 층간 절연막(9), 및 층간절연막을 통해 하부도전층(반도체 기판의 소오스)에 연결되는 스토리지 전극(15)을 구비한다. 하는 구조로 되어있다. 이때, 상기 스토리지 전극(15)는 도핑된 다결정 실리콘층(11)과 순수 다결정 실리콘층(13)으로 구성된다. 여기서, 상기 스토리지 전극(15)은 도핑된 다결정 실리콘과 순수 다결정 실리콘을 교대로 침적한 다음, 사진 및 식각공정을 이용하여 스토리지 전극의 패턴을 형성하고, 상기 스토리지 전극의 측면에 노출된 도핑된 다결정 실리콘이 순수 다결정실리콘에 비해 습식식각 속도가 빠른 것을 이용하여 선택 습식식각으로 상기 스토리지 전극의 측면에 골과 마루를 형성하는 것이 특징이다. 이와 같은 구조에 의하면, 유효 커패시터 면적이 커져 커패시턴스 값이 증가될수 있다.Referring to FIG. 1, the semiconductor device according to the related art has a field oxide film 30 formed on a conventional semiconductor substrate 1, a gate 5, a spacer 7 formed on the gate sidewall, and an interlayer insulating film 9. And a storage electrode 15 connected to the lower conductive layer (source of the semiconductor substrate) through the interlayer insulating film. It is structured to. In this case, the storage electrode 15 is composed of a doped polycrystalline silicon layer 11 and a pure polycrystalline silicon layer 13. Here, the storage electrode 15 alternately deposits doped polycrystalline silicon and pure polycrystalline silicon, and then forms a pattern of the storage electrode by using a photolithography and etching process, and then the doped polycrystal exposed to the side of the storage electrode. Silicon is characterized by forming a valley and a ridge on the side of the storage electrode by selective wet etching using a faster wet etching rate than pure polycrystalline silicon. According to such a structure, the effective capacitor area can be increased to increase the capacitance value.
이때, 도핑된 다결정실리콘과 순수 다결정실리콘을 교대로 침적시키기 위해 LPCVD 장비를 사용하여 소스가스인 SI2H6가스 유입시 PH3가스의 유입을 단속하는 방식으로 인시츄(in-situ)진행한다.At this time, in order to deposit doped polysilicon and pure polysilicon alternately, in situ is performed in a manner of intermittent inflow of PH 3 gas into the source gas of SI 2 H 6 gas using LPCVD equipment. .
그러나, 상기와 같은 종래의 방법에 의한 스토리지 전극은, 상기 제1동에 나타난 것처럼 도핑된 다결정 실리콘과 순수 다결정 실리콘이 선택 습식식각에 의해 형성된다. 따라서, 스토리지 전극의 측벽에 현성된 골과 마루의 모양은 각이 진 형태가 되고, 이로인해 커패시터 유전막의 국부적인 이상형성 및 전계 집중에 따른 유전막 파괴등이 발생할 수 있다. 또한 도핑된 다결정실리콘과 순수 다결정실리콘울 교대로 침적시키는 인시츄 공정은 가스 분위기를 주기적으로 바꾸어 주어야 하므로 공정 소요 시간이 길어지는 단점이 있다.However, in the storage electrode according to the conventional method as described above, doped polycrystalline silicon and pure polycrystalline silicon are formed by selective wet etching as shown in the first cavity. Accordingly, the shape of the valleys and the floors formed on the sidewalls of the storage electrodes may be angled, which may cause local abnormality of the capacitor dielectric layer and dielectric breakdown due to electric field concentration. In addition, in-situ processes in which doped polysilicon and pure polysilicon wool are alternately deposited have a disadvantage in that the process time is long because the gas atmosphere must be changed periodically.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 커패시터 유전막의 국부적인 이상 형성에 따른 파괴가 없도록 측면에 형성된 골과 마루가 둥근 형태인 스토리지 전극을 갖는 반도체 장치의 커패시터를 제공하는 것이다.Accordingly, an object of the present invention is to provide a capacitor of a semiconductor device having storage electrodes having rounded valleys and raised floors formed on the side surface so as not to break due to local abnormal formation of the capacitor dielectric film.
본 발명의 다른 목적은 상기 커패시터를 제조하는 데 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for producing the capacitor.
상기 목적을 달성하기 위하여 본 발명은, 트랜지스터의 소오스와 콘택홀을 통해 접속되는 스토리지 전극; 상기 스토리지 전극 상부에 형성된 유전체막; 및 상기 유전체막 상에 형성된 플레이트 전극을 구비하는 반도체 장치의 커패시터에 있어서, 상기 스토리지 전극은 한 층 이상의 제1 밀도 도전층 및 상기 제1밀도 도전층보다 폭이 좁은 한 층 이상의 제2 밀도 도전층이 교대로 적층되어 형성되고, 상기 제1 및 제2 밀도 도전층에 의해 나타나는 측면의 모양이 굴곡을 갖는 골과 마루의 형태를 갖는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.In order to achieve the above object, the present invention, the storage electrode is connected through the source and the contact hole of the transistor; A dielectric film formed on the storage electrode; And a plate electrode formed on the dielectric film, wherein the storage electrode comprises at least one first density conductive layer and at least one second density conductive layer that is narrower in width than the first density conductive layer. A capacitor of a semiconductor device is provided, which is formed by being alternately stacked, and has a shape of a valley and a valley having a shape of a side surface represented by the first and second density conductive layers.
바람직한 실시 예에 의하면, 상기 스토리지 전극을 구성하는 제1 밀도 도전층과 제2 밀도 도전층은 도전물 침적 조건을 변화 시켜 그 밀도가 서로 다르게 형성된 것이고, 다결정 실리콘을 이용하여 형성된 것이다.According to a preferred embodiment, the first density conductive layer and the second density conductive layer constituting the storage electrode are formed by varying the density of the conductive material by changing the deposition conditions of the conductive material, it is formed using polycrystalline silicon.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 절연막을 부분적으로 식각하여 상기 기판의 소오스를 노출시키는 콘택홀을 형성하는 단계; 콘택홀이 형성된 상기 결과물 상에 주기적으로 밀도가 서로 다르도록도전물을 증착하여 상기 콘택홀을 매립하고 상기 절연막 상부에 일정두께를 갖는 제1 도전층을 형성하는 단계; 스토리지 전극 형성을 위한 마스트 패턴을 적용하여 상기 제1 도전층을 식각하여 스토리지 전극을 형성하는 단계: 주기적으로 서로 다른 밀도를 갖는 상기 스토리지 전극을 습식식각하여 상기 스토리지 전극의 측면에 골과 마루를 형성하는 단계; 그 측면에 골과 마루가 형성된 상기 스토리지 전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.In order to achieve the above another object, the present invention comprises the steps of forming a contact hole to expose the source of the substrate by partially etching the insulating film formed on the semiconductor substrate; Depositing a conductive material on the resultant in which the contact holes are formed to have different densities periodically, filling the contact holes and forming a first conductive layer having a predetermined thickness on the insulating layer; Forming a storage electrode by etching the first conductive layer by applying a mast pattern for forming a storage electrode: periodically wet etching the storage electrodes having different densities to form valleys and floors on sides of the storage electrodes Doing; Forming a dielectric film on the storage electrode having a valley and a ridge formed at a side thereof; And forming a plate electrode on the dielectric layer.
바람직한 실시예에 의하면, 상기 제1 도전층은 서로 다른 밀도를 갖는 제1 밀도 도전층과 제2 밀도 도전층을 주기적으로 형성하여 형성되고, 상기 제1 도전층은 침적 공정 조건을 주기적으로 변화시켜 형성한다. 이때, 상기 제1 도전층은 침적 공정 조건 중 온도와 압력을 주기적으로 변화시켜 형성하고, 상기 스토리지 전극의 측면에 형성된 골과 마루는 상기 습식식각에 의해 굴곡을 갖는 것이 바람직하다.According to a preferred embodiment, the first conductive layer is formed by periodically forming a first density conductive layer and a second density conductive layer having different densities, and the first conductive layer periodically changes the deposition process conditions. Form. In this case, the first conductive layer is formed by periodically changing the temperature and pressure during the deposition process conditions, it is preferable that the valleys and the floor formed on the side of the storage electrode has a curvature by the wet etching.
한편, 상기 제1 도전층은 하나의 장비에서 형성하고, 상기 제1 도전층은 다결정실리콘을 이용하여 형성한다.Meanwhile, the first conductive layer is formed in one device, and the first conductive layer is formed using polycrystalline silicon.
본 발명에 따르면, 스토리지 전극용 도전막 침적시 가스 분위기 대신 온도, 압력 등의 공정 조건만을 주기적으로 변경함으로써 공정소요시간을 단축할 수 있을 뿐만아니라, 밀도가 주기적으로 다르게 침적된 스토리지 전극의 측면을 습식식각 속도 차이를 이용하여 습식식각함으로써 골과 마루의 모양을 비교적 둥글게 형성하여 커패시터 유전막을 양호하게 침적하는 것이 가능하다.According to the present invention, the process time can be shortened by periodically changing only the process conditions such as temperature and pressure instead of the gas atmosphere when the conductive film for the storage electrode is deposited, and the side surface of the storage electrode in which the density is periodically deposited is different. By wet etching using the wet etching speed difference, it is possible to form a relatively round shape of the valley and the floor to deposit the capacitor dielectric film well.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2d도 본 발명에 의한 반도체 장치의 커패시터 제조공정을 순서대로 나타낸 단면도이다.2A to 2D are cross-sectional views sequentially showing a capacitor manufacturing process of the semiconductor device according to the present invention.
제2a도는 콘택홀(h)을 형성하는 단계를 도시한다.2A illustrates the step of forming the contact hole h.
그 표면에 필드산화막(103), 게이트 도전층(105), 및 측벽 스페이서(107)를 구비한 반도체 기판(101) 상에 층간절연막(109)을 형성한 다음, 상기 층간 절연막(109)을 부분적으로 식각하여, 이후에 형성될 커패시터의 스토리지 전극과 트랜지스터의 소오스(도시되지 않음)를 접속하기 위한 콘택홀(h)을 형성한다.An interlayer insulating film 109 is formed on the semiconductor substrate 101 having the field oxide film 103, the gate conductive layer 105, and the sidewall spacers 107 on the surface thereof, and then the interlayer insulating film 109 is partially formed. Etching to form a contact hole h for connecting the storage electrode of the capacitor to be formed later and the source (not shown) of the transistor.
제2b도는 제1 및 제2 밀도 도전층(111 및 113)을 형성하는 단계를 도시한다.2B illustrates the steps of forming the first and second density conductive layers 111 and 113.
콘택홀(h)이 형성된 상기 결과물 상에 도전물, 예컨데 다결정실리콘을 침적한다. 이때, 도전층의 침적 조건에 따라 막의 밀도가 달라지는 특성을 이용하여, 상기 도전물의 침적 조건을 주기적으로 변화시켜 막의 밀도가 다른 제1 밀도 도전층(111)과 제2 밀도 도전층(113)을 교대로 침적시킨다.A conductive material, for example polycrystalline silicon, is deposited on the resultant product in which the contact hole h is formed. At this time, the first density conductive layer 111 and the second density conductive layer 113 having different film densities are changed by periodically changing the deposition conditions of the conductive material by using the characteristic that the film density varies according to the deposition condition of the conductive layer. Alternately deposit.
제2c도는 스토리지 전극(115)을 형성하는 단계를 도시한다.2C illustrates forming the storage electrode 115.
상기 제1 및 제2 밀도 도전층(111 및 113)을 스토리지 전극형성을 위한 마스크 패턴(도시되지 않음)을 적용하여 사진공정 및 식각공정을 통해 식각함으로써 스토리지 전극(115)을 형성한다.The storage electrodes 115 are formed by etching the first and second density conductive layers 111 and 113 through a photo process and an etching process by applying a mask pattern (not shown) for forming storage electrodes.
제2d도는 스토리지 전극(115)의 측면에 굴곡을 형성하는 단계를 도시한다. 상기 스토리지 전극(115)을 형성하고 있는 제1 밀도 도전층(111)과 제2 밀도 도전층(113)이 갖는 습식식각 속도 차이를 이용하여 상기 제2 밀도 도전층(113)을 식각한다.2d illustrates the step of forming a bend on the side of the storage electrode 115. The second density conductive layer 113 is etched using the wet etching rate difference between the first density conductive layer 111 and the second density conductive layer 113 forming the storage electrode 115.
따라서 제2d도에서와 같은 측면에 굴곡을 갖는 스토리지 전극을 얻을 수 있다. 특히 종래의 기술과 같이 도핑된 다결정 실리콘과 순수 다결정 실리콘을 교대로 침적한 구조에서 선택적 식각을 이용하여 스토리지 전극을 형성하므로 이로인해 생기는 골과 마루가 각이 지는데 반해, 본 발명은 동일한 도전물을 밀도 차이에 따른 습식식각 속도의 차이를 이용하여 측면을 식각하게 되므로 제2d도에서와 같이 비교적 둥근형태의 스토리지 전극의 골과 마루가 형성된다.Thus, a storage electrode having a curve on the side as shown in FIG. 2D can be obtained. In particular, in the structure in which doped polycrystalline silicon and pure polycrystalline silicon are alternately deposited as in the prior art, the storage electrode is formed using selective etching, so that the valleys and floors resulting from this are angled. Since the side is etched using the difference in wet etching rate according to the density difference, valleys and floors of the storage electrode having a relatively round shape are formed as shown in FIG.
골과 마루의 모양이 개선되었으므로 후속으로 침적되는 커패시터 유전막의 침적이 양호해져서 전계 집중에 따른 커패시터 유전막의 파괴가 억제될 수 있다.Since the shape of the valley and the floor is improved, subsequent deposition of the capacitor dielectric film deposited is good, so that the breakdown of the capacitor dielectric film due to electric field concentration can be suppressed.
이어서, 도면에 도시되지 않았지만, 커패시터 유전막을 형성하고 상기 유전막 상에 플레이트 전극을 통상의 방법으로 형성한다.Subsequently, although not shown in the figure, a capacitor dielectric film is formed and a plate electrode is formed on the dielectric film in a conventional manner.
제3도는 온도와 압력에 따른 침적 속도의 곤계를 도시한 그래프이다.3 is a graph showing the plot of deposition rate with temperature and pressure.
제3도를 참조하면, 공정 조건 중 압력을 매개 변수로하여 온도의 변화에 따라 도핑된 다결정 실리콘의 침적속도가 변화하는 양상을 나타낸 것으로 이는 LPCVD 장비를 사용하여 얻어진 데이타이다. a선은 1 torr의 압력, b선은 2 torr의 압력, c선은 3 torr의 압력에서의 침적속도를 도시한다.Referring to FIG. 3, the deposition rate of the doped polycrystalline silicon is changed according to the temperature change using the pressure in the process conditions, which is data obtained using the LPCVD apparatus. Line a shows the deposition rate at a pressure of 1 torr, line b with the pressure of 2 torr, line c with the pressure of 3 torr.
온도 10℃ 증가당 10Å/min, 압력 1 torr 증가당 10Å/min 정도 침적 속도가 증가함을 알 수 있다.It can be seen that the deposition rate increases about 10Å / min per 10 ℃ increase in temperature and 10Å / min per 1 torr increase in pressure.
제4도는 펄스 형태의 침적 조건, 예컨데 온도를 주기적으로 바꾸어주는 경우의 시간에 따른 침적조건의 일예를 도시한 그래프이다.4 is a graph showing an example of deposition conditions in the form of pulses, for example, deposition conditions over time when the temperature is periodically changed.
제4도를 참조하면, 펄스 형태의 침적 조건, 예컨데 온도를 주기적으로 바꾸어 주면 막질의 밀도는 대체로 침적 속도와 반비례하기 때문에 밀도가 주기적으로 다른 제1 밀도 도전층(111)과 제2 밀도 도전층(113)으로 이루어진 스토리지 전극, 예컨데 도핑된 다결정 실리콘층을 상기 반도체 기판 전면에 상기 콘택홀을 매립하면서 인시츄로 침적시킬수 있다.Referring to FIG. 4, the first density conductive layer 111 and the second density conductive layer having different density periodically because the density of the film quality is substantially inversely proportional to the deposition rate when the pulse type deposition condition, for example, the temperature is changed periodically. A storage electrode (113), for example, a doped polycrystalline silicon layer, may be deposited in situ while filling the contact hole in the entire surface of the semiconductor substrate.
이때, 상기 주기를 조절하면 골과 마루의 수효를 조정할 수 있으므로 원하는 유효 커패시터 면적을 구현하기가 용이하다.At this time, by adjusting the period it is possible to adjust the number of valleys and floors it is easy to implement the desired effective capacitor area.
본 발명에 따르면, 스토리지 전극용 도전막 침적시 가스 분위기대신 온도, 압력 등의 공정 조건만을 주기적으로 변경함으로써 공정 소요시간을 단축할 수 있을 뿐만 아니라, 밀도가 주기적으로 다르게 침적된 스토리지 전극의 측면을 습식식각 속도 차이를 이용하여 습식식각함으로써 골과 마루의 모양을 비교적 둥글게 형성하여 커패시터 유전막을 양호하게 침적하는 것이 가능하다.According to the present invention, the process time can be shortened by periodically changing only the process conditions such as temperature and pressure instead of the gas atmosphere when the conductive film for the storage electrode is deposited. By wet etching using the wet etching speed difference, it is possible to form a relatively round shape of the valley and the floor to deposit the capacitor dielectric film well.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by one of ordinary skill in the art within the technical idea of the present invention.
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| KR1019950015922A KR0151059B1 (en) | 1995-06-15 | 1995-06-15 | Semiconductor device capacitor and its manufacturing process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151059B1 (en) |
-
1995
- 1995-06-15 KR KR1019950015922A patent/KR0151059B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003946A (en) | 1997-01-29 |
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