KR0150527B1 - 이더넷 정보 메모리를 갖는 이더넷 정합 회로 - Google Patents

Abstract

본 발명은 광대역 종합 정보 통신망에 이더넷을 효과적으로 정합하여 상호 통신할 수 있도록 하는 이더넷 정합 회로에 있어서, 내부 버스; 상기 내부 버스에 연결되어 전체 동작을 관장하는 제어 수단(11 내지 13, 17 내지 19); 내부 버스에 어드레스와 데이타 정보를 외부의 시스템 버스와 연결하는 연결수단(21); 및 상기 내부 버스와 해당 이더넷과 연결하며, 상기 내부 버스를 통하는 이더넷과의 정합 정보를 저장하는 고속 메모리를 갖는 정합 수단(30)을 구비하는 것을 특징으로 하는 이더넷 정합 회로에 관한 것으로, 이더넷과 고속으로 데이타를 송수신할 수 있도록 한 것이다.

Description

이더넷 정보 메모리를 갖는 이더넷 정합 회로

제1도는 광대역 종합 정보 통신망에 적용되는 본 발명에 의한 이더넷을 정합 회로의 구성도.

제2도는 본 발명의 일실시예에 따른 이덧넷 정합 회로의 블럭 구성도.

제3도는 제2도의 이더넷 정합부의 상세 블럭 구성도.

* 도면의 주요부분에 대한 부호의 설명

11 : 오실레이터 12 : 중앙처리장치(CPU)

13, 21 : 버퍼 14 : 다기능 주변 제어 소자

15 : 신호 변환부 16 : 시스템 버스 제어 및 디엠에이(DMA) 제어 소자

17 : 디램(DRAM) 18 : 디램(DRAM) 및 타이밍 제어 회로

19 : 이피롬(EPROM) 20 : 이이피롬(EEPROM)

30 : 이더넷 정합부

본 발명은 이더넷(Ethernet) 정보 메모리를 갖는 이더넷 정합 회로에 관한 것으로, 특히 광대역 종합 정보 통신망(B-ISDN ; Broadband Integrated Services Digital Network)에 이더넷을 효과적으로 정합하여 상호 통신할 수 있도록 하는 이더넷 정보 메모리를 갖는 이더넷 정합 회로에 관한 것이다.

기존의 이더넷과의 정합 기술을 살펴보면, 이더넷과의 정합 기능을 수행하기 위하여 이더넷 정합 소자는 중앙 처리 장치(CPU; Central Processor Unit ; 이하 CPU라 칭함)와 공통 메모리 방식을 이용하여 CPU가 이에 이더넷 정합 기능 수행을 위한 동작 모드의 설정, 물리계층 어드레스(이더넷 어드레스), 논리적 데이타 채널의 수 등을 사전 설정하고 동작의 시작을 지시하면 이더넷 정합 소자는 이더넷과의 정합 기능을 수행하기 위해 수신 또는 송신 패킷 정보를 상기 공통 메모리에 할당된 데이타 영역에 읽기 및 쓰기 동작을 함으로써 수행하는 방식이며 이 공통 메모리를 CPU가 사용하는 주메모리에 할당하여 사용하여 왔다.

이는 종래의 이더넷 정합 기능이 화일 전송 또는 데이타, 프로그램의 다운로딩(Downloading)과 같은 데이타 트래픽이 소량인 경우 큰 문제가 없었으나, 이더넷을 B-ISD망을 통하여 상호 접속하는 서비스를 제공하는 경우 다수의 사용자가 하나의 이더넷에 접속되고 이 이더넷간의 연결 서비스를 제공하는 형태가 요구되므로 다음과 같은 난점이 있어 왔다. 즉, B-ISD을 통해 기타 다른 이더넷으로 정합하려는 임의 다수개의 이더넷 사용자들의 정보가 이더넷의 최대 성능인 송수신 각각 10Mbps 속도에 근접하는 경우, 전술한 바와 같은 기존의 구성 방식을 사용하는 경우에 CPU의 동작 성능을 감소시키는 문제점이 있다.

예를 들어, 송수신 각각 10Mbps의 속도에 가까이 데이타 정보가 이더넷을 통하여 통신되고, 16 비트 단위로 이더넷 정합 소자가 기존의 주메모리에 송신 및 수신 정보를 저장하려는 경우, 0.8 μ초(16 × 1/10M × 1/2)마다 주메모리를 점유하고자 하는 요구를 하게 되며, CPU의 운용 프로그램의 동작 속도를 현저히 저하시키는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 이더넷 정보 저장을 위한 별도의 공통 메모리와 이 메모리를 CPU및 이더넷 정합 소자가 억세스할 수 있도록 함으로써, CPU의 동작 속도를 저하시키지 않아 고속으로 이더넷과의 정합 기능을 수행할 수 있도록 한 이더넷 정보 메모리를 갖는 이더넷 정합 회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 광대역 종합 정보 통신망에 이더넷을 효과적으로 정합하여 상호 통신할 수 있도록 하는 이더넷 정합 회로에 있어서, 내부 버스; 상기 내부 버스에 연결되어 전체 동작을 관장하는 제어 수단; 내부 버스의 어드레스와 데이타 정보를 외부의 시스템 버스와 연결하는 연결 수단; 및 상기 내부 버스와 해당 이더넷과 연결하며, 상기 내부 버스를 통하는 이더넷과의 정합 정보를 저장하는 고속 메모리를 갖는 정합 수단을 구비하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제1도는 실제 B-ISDN에 적용되는 본 발명에 의한 이더넷 정합 회로를 나타낸 도면으로서, 도면에서 1은 이더넷, 2는 이더넷 정합회로, 3은 비동기 전달 모드(ATM) 망 정합 회로팩을 각각 나타낸다.

본 발명에 의한 이더넷 정합 회로(2)는 도면에 도시된 바와 같이 B-ISDN을 통하여 이더넷 상호간의 통신 서비스를 제공하기 위하여, 이더넷(1)과 고속으로 데이타를 송수신할 수 있도록 한다.

다음 표1은 일반적인 형태의 이더넷 정합부와 중앙 연산 처리 소자와의 공통 메모리 접속 구조를 나타낸다.

상기 표1에 나타낸 바와 같이 이더넷과의 정합 기능은 CPU와의 공통 메모리를 이용한 제어 정보 및 데이타 교환 방식에 의한다. 즉 이러한 일반적인 구조에 의해 이더넷과의 정합 기능을 제공한다고 가정하면, 그 정합 기능의 효율성은 상기 공통 메모리의 효과적인 구성에 의해 그 성능이 좌우된다고 볼 수 있다. 그 메모리는 이더넷 정합 소자의 운용 모드, 물리적인 어드레스(이더넷 어드레스), 논리적인 어드레스 마스크(Mask) 값, 송신 및 수신 데이타 버퍼의 포인터에 대한 위치 정보를 포함하는 초기화 패러미터 영역, 임의 갯수 N 개의 데이타 버퍼에 대한 송신 및 수신 포인터 영역, 이더넷과의 통신되기 위한 데이타를 저장하기 위한 송신 및 수신 데이타 버퍼 영역으로 나누어진다. 본 발명은 이러한 공통 메모리를 일반적인 주메모리에 할당하는 기존의 방식 대신 이더넷 송신 및 수신 동작시 CPU의 동작에 영향을 주는 주메모리 이외의 별도 영역에 고속 메모리를 설치하고, 이를 버퍼 및 버스 조정 수단을 사용하여 분리함으로써, 고속의 이더넷 정합 기능이 가능하게 하는 동시에 시스템 버스 정합 및 직접 메모리 억세스 제어(DMAX; Direct Memory Access Control) 기능을 부가하여 이더넷과 정합된 데이타의 송수신 처리 및 이 이더넷 데이타를 CPU가 상기 방법에 의해 성능의 저하 없이 이를 적절한 어드레스 및 데이타 포맷 변환을 한 후, 상기 DMA 수단을 이용하여 B-ISDN으로 신속히 전달하는 수단을 제공하고자 한다.

상기 DMA 수단은 제1도에 예시한 바와 같이 ATM 망 정합 회로망(3) 상의 메모리와 상기 이더넷 저장 메모리간의 데이타를 고속 전송함으로써 본 발명의 목표인 B-ISDN을 통한 이더넷간의 상호 통신을 가능하도록 한다.

제2도는 본 발명의 실시에에 따른 이더넷 정합 회로의 블럭 구성도로서, 도면에서 11은 오실레이터, 12는 중앙 처리 장치(CPU), 13, 21은 버퍼, 14는 다기능 주변 제어 소자, 15는 신호 변환부, 16은 시스템 버스 제어 및 DMA 제어 소자, 17은 디램(DRAM), 18은 DRAM 및 타이밍 제어 회로, 19는 이피롬(EPROM), 20은 이이피롬(EEPROM), 30은 이더넷 정합부를 각각 나타낸다. 참고적으로, 이더넷 정합부(30) 내의 31은 이더넷 제어 소자, 32는 이더넷 정보 저장 메모리, 33은 버퍼, 34는 버스 조정 회로, 35는 오실레이터를 각각 나타낸다.

33Mhz 오실레이터(11)에서 발생되는 33Mhz 클럭을 이용하는 CPU(12)는 버퍼(13)를 통해 내부 버스에 어드레스, 데이타 및 제어신호군과 연결된다.

내부 버스와 어드레스 및 데이타, 소자 선택 신호 및 데이타 응답 신호(DTACK), 인터럽트 신호선을 통하여 연결된 다기능 주변 제어 소자(MFP; Multi Function Peripheral)(14)는 운용자의 동작 확인을 위한 1개의 시리얼 포트(RS-232C)를 제공하며, 이는 RS-232C 레벨의 신호 변환부(15)를 통해 PC 또는 터미널과 접속된다.

또한, 이 다기능 주변 제어 소자(14)는 인터럽트 제어 기능을 갖고 있어 8 개까지의 인터럽트 입력을 CPU와 1 개의 인터럽트 신호를 이용하여 연결함으로써 처리할 수 있어, 이더넷 제어 소자(31), 시스템 버스 제어 및 DMA(Direct Memory Access) 제어 소자(16)에서 발생하는 인터럽트 및 전원 실패에 의한 인터럽트를 처리한다.

16 메가 바이트 크기의 디램(DRAM ; Dynamic Random Access Memory)(17)으로 구성된 주메모리는 70 나노 억세스 타임을 갖는 4개의 4 메가 바이트 모듈을 사용하였으며, 각 모듈을 하나의 뱅크로 구성하고, 각 뱅크는 CAS(Column Address Strobe ; 디램의 내부 신호 중 하나)신호로 선택되도록 구성하였다.

쓰기 신호의 동작시 전송되는 데이타의 크기에 따라, 쓰기 신호가 구분되어 발생되도록 DRAM 및 타이밍 제어 회로(18)를 구성한다.

또한 패리티 발생 및 검사 회로(도시되지 않음)을 추가하여 DRAM(17)에 대한 쓰기 동작시 패리티를 발생시켜 DRAM(17)에 저장하고, 읽기시에는 패리티를 검사하며, 패리티 에러 발생시 CPU(12)에게 패리티 에러 신호를 전달하도록 하였다.

1 메가 바이트 크기의 EPROM(Electrically Programmable Read Only Memory)(19)으로 구성된 프로그램 저장 메모리와 2K 바이트 크기의 EEPROM(Ele

ctrically Erasable Programmable Read Only Memory)(20)으로 구성한 응용 프로그램의 형상 정보를 기억하는 비휘발성 메모리는 상기 내부 버스와 각각 어드레스, 데이타 및 DRAM 및 타이밍 제어 회로(18)에서 디코드한 어드레스 정보에 의한 소자 선택 신호와 연결된다.

시스템 버스 제어 및 DMA 제어 소자(16)는 상기 내부 버스와 시스템 버스간의 제어 신호의 타이밍 조정 역할 및 내부 버스 상의 메모리 또는 이더넷 정보 저장 메모리(32)와 시스템 버스를 통해 제1도에서 예시한 바와 같이 ATM 망 정합 회로팩(3) 상의 메모리와 고속으로 데이타를 전달하는 역할을 수행한다.

또한 내부 버스의 어드레스와 데이타 정보는 버퍼(21)를 통하여 시스템 버스의 어드레스와 데이타 버스와 연결되며, 이 버퍼(21)는 어드레스의 할당이 도면에 도시한 각 구성 요소가 아니고 시스템 버스에 연결된 다른 구성 요소(메모리, 입출력부 등)를 억세스하고자 할 때 인에이블(Enable)된다.

또한 내부 버스와 시스템 버스의 제어 신호들은 데이타 스트로브(DS0, DS1), 어드레스 스트로브(AS), 롱 워드(LWORD), 데이타 응답 신호(DTACK), 내부 버스 상의 7 개의 인터럽트, 시스템 버스 상의 7개의 서로 다른 레벨의 인터럽트 신호가 있으며 설명의 편의상 제어 신호군으로 이들을 총칭하였다.

제3도는 제2도의 이더넷 정합부의 상세 블럭 구성도로서, 도면에서 31은 이더넷 제어 소자, 32는 이더넷 정보 저장 메모리, 33은 버퍼, 34는 버스 조정 회로, 35는 오실레이터, 41은 맨체스터 부호 및 복호화 소자, 42는 트랜스포머를 각각 나타낸다.

이더넷 정합부(30)는 상기 내부 버스의 어드레스 및 데이타 신호와 버퍼(33)를 통해 연결되는데, 이 버퍼(33)는 어드레스 버퍼의 경우 내부 버스에서 이더넷 정합부를 향한 단방향 버퍼를, 데이타 버퍼는 내부 버스 쓰기 신호(WRITE)신호에 의해 그 방향이 결정되는 양방향 버퍼를 사용하였다.

이 버퍼(33)는 상기 CPU(12)가 이더넷 제어 소자(31)를 초기화하고 송신 및 수신의 시작을 지시하기 위해 이더넷 제어 소자(31)의 레지스터를 억세스하거나, 각 데이타 패킷의 포인터 정보의 설정 및 이더넷으로 송신하려는 정보를 이더넷 정보 저장 메모리(32)에 쓰거나, 수신한 정보를 읽어 갈 때, 상기 2 가지 경우의 소자 선택을 신호를 논리곱(AND) 연산한 신호를 버스 조정 회로(34)의 입력에 연결하고, 이더넷 제어 소자(31)가 이더넷 버스의 어드레스 및 데이타를 사용하지 않을 때, 그리고 이더넷 메모리 허용 신호가 엑티브일 때, 인에이블되며, 기타의 경우 출력이 고임피던스화 되어 이더넷 어드레스 및 데이타 신호화 분리되게 된다.

또한 상기 이더넷 제어 소자(31)의 소자 선택 신호는 제2도에서의 DRAM 및 타이밍 제어 회로(18)로부터, 상기 제어 신호군은 CPU(12)와 버퍼(13)를 통한 일련의 신호군(데이타 스트로브, 쓰기, 데이타 응답 신호)과 연결되며, 이더넷 인터럽트 신호는 이더넷으로 통신하고 할 때 시간 경과, 통신의 오류, 패킷의 손실 등의 경우를 CPU(12)에 알리기 위해 사용되며, 제2도의 다기능 주변 제어 소자(14)의 인터럽트 입력 신호에 연결된다.

상기 이더넷 제어 소자(31)는 도면에 예시한 맨체스터 부호 및 복호화 소자(41)와 송신 및 수신 데이타, 맨체스터 부호 및 복호화 소자(41)에서 공급하는 10 Mhz 클럭의 송신 및 수신 데이타에 기준하여 유효한 데이타를 송신 및 수신하게 되며, 유효한 데이타 전송시에만 활성화(Active)되는 송신 및 수신 구간 정보를 이용하여 상호 데이타의 교환이 이루어 진다.

또한 이더넷 망에서 발생하는 패킷의 충돌을 CSMA/CD 방식에 의해 검출하여 충돌 상태를 전달하여 이더넷 억세스를 가능하게 한다.

상기 맨체스터 부호 및 복호화 소자(41)로는 20Mhz 오실레이터(35)를 이용하여 20Mhz 클럭을 공급하고, 상기 부호 및 복호화 소자(41)는 이를 2 분주하여 이더넷 제어 소자(31)의 동작 및 데이타 전송 기준 클럭으로 사용하게 된다. 상기 맨체스터 부호 및 복소화 소자와 이더넷간은 15핀 규격의 10BASE-5 커넥터 규격을 사용하여 접속하도록 하였으며, 이더넷 물리계층 규격에 따라 이중 1 선은 +12V 전원을 공급하고, 6선의 차동(Differential) 신호로 구성된 송신신호, 수신신호, 충돌신호를 신호의 전기적 분리를 위해 트랜스포머를 경유하여 각각 차동송신신호, 차동수신신호, 차동충돌신호를 상기 맨체스터 부호 및 복호소자와 연결하였다.

본 발명에서 이더넷과의 정합 정보 처리 속도를 높이기 위하여 20 나노 초의 억세스 타임을 갖는 512 K 바이트 크기의 SRAM(Static Random Access Memory)을 별도의 이더넷 정보 저장 메모리(32)로 사용하였는데, 이 메모리 소자의 어드레스와 데이타 신호는 상기 이더넷 제어 소자(31)와 상기 내부 버스와 연결을 제공하는 버퍼(33)를 통해 연결되는 내부 버스 어드레스와 데이타 신호를 각각 연결하였다. 이를 편의상 이더넷 버스 어드레스 및 데이타라고 정의하였다. 이 이더넷 버스 어드레스 및 데이타를 상기 이더넷 제어 소자(31)가 억세스하는 경우는 CPU(12)가 상기 이더넷 정보 저장 메모리와 이더넷 제어 소자(31)의 레지스터를 통하여 송신 및 수신를 위한 초기화 절차와 상기 표 1에서 예시한 송신과 수신을 위한 데이타 버퍼의 포인터 및 버퍼 영역을 할당했을 때 이루어지며, CPU(12)가 새로운 데이타 버퍼의 송신을 지시하거나, 유효한 수신 이더넷 어드레스를 가진 정보를 수신한 경우, 버스 조정 회로(34)에 버스 요구 신호를 활성화하고 버스 조정 회로(34)에서 CPU의 사용하지 않음 정보(소자 선택 신호 및 CPU의 이더넷 메모리 소자 선택 신로를 논리곱(AND) 연산한 정보)에 따라 버스 허용 신호를 수신했을 때 이더넷 제어 소자(31)는 상기 이더넷 버스를 점유하고 송신 및 수신 동작을 한 후 그 결과를 송신 및 수신 포인터에 기록하며, 수신의 경우 수신 정보를 비어 있는 데이타 버퍼에 저장하고 상기 이더넷 버스의 점유를 종료하게 된다.

또한 버스 조정 회로(34)는 이더넷 제어 소자(31)로부터 입력되는 버스 요구 신호와 CPU로부터 입력되는 소자 선택 신호 및 CPU의 이더넷 메모리 소자 선택 신호를 논리곱 연산한 정보를 각각 33Mhz 클럭의 상승 및 하장 에지(Edge)에서 샘플링하여 먼저 활성화된 요구에 대해 버스의 점유를 허용하는 방식을 사용하는 간단한 2 개의 지연 플립플롭(DFlip-flop)과 조합 회로의 연결을 통해 이루어진다.

상기 버스 허용 신호는 이더넷 제어 소자(31)에게는 버스 허용 신호를 주어 버스 점유권을 주며, CPU(12)에게는 이더넷 메모리 허용 신호를 주어 버스를 조장하되, 상기 버스 조정 회로(34)의 특성상 동시에 버스를 억세스하는 경우는 없도록 하며, 연결된 리셋 신호를 사용하여 초기에는 모두 이더넷 버스에의 억세스를 금지하게 된다.

또한, 버스 조정 회로(34)에 이더넷 정보 저장 메모리를 억세스하기 위한 3 가지 제어 신호를 발생시키는 회로를 추가하였는데 이는 이더넷 제어 소자(31) 및 CPU(12)의 이더넷 버스 점유시 해당 소자의 제어 신호군을 각각 논리곱 연산하여 이더넷 메모리와 메모리 소자 선택 신호, 읽기, 쓰기 신호를 제공하도록 구성하였다.

참고적으로, 트랜스포머(42)는 차동 수신 및 송신 신호, 그리고 차동 충돌(Collision) 신호를 통하여 이더넷과 연결되고, 또한 이들 신호를 상기 부호 및 복호화 소자와 연결시키는 역할을 수행한다.

상기와 같이 이루어지는 본 발명은 다음과 같은 효과를 가진다.

첫째, 본 발명은 주메모리와 별도의 버스로 분리된 이더넷 정보 저장 전용 메모리와 버퍼 및 버스 조정 회로에 의해 이더넷 관련 정보의 흐름이 CPU의 동작 속도에 영향을 주지 않고 이더넷과 정합하여 이더넷과 데이타를 송수신할 수 있음으로 고속의 이더넷 정보의 송수신이 가능한 효과를 갖는다. 실제, 기존 방식의 경우 최대 0.8 μ초마다 이더넷 정합 소자가 주메모리를 억세스하여 이더넷 정보를 송수신하게 되므로 이 효과는 현저하다.

또한, 본 발명은 이더넷 정보를 B-ISDN을 통하여 정합하는 경우 CPU가 이더넷 정보를 수신하고 이 정보로부터 이더넷 주소 정보의 E.164 어드레스로의 변환, 이더넷 패킷 데이타를 ITU-T에서 권고하는 CLNAP(Connection-Less Network Access Protocol) 패킷으로 재포맷해야 하므로 이더넷 정합 동작이 CPU의 동작 저하를 초래하는 기존의 방식에 대한 상대적 효과는 크다.

둘째, 본 발명은 이더넷 정보 저장 메모리를 별도로 구성함으로써, 이더넷과의 데이타 전송 속도를 향상시킬 수 있다. 즉, 최근의 이더넷에 대한 통신 속도는 현재 10Mbps 급에서 패스트-이더넷(Fast-ethernet) 등과 같은 100Mbps 정도의 고속 통신을 가능하게 하는 통신 규격의 등장으로 고속화되고 있어, 일반적으로 저속의 DRAM을 사용하는 주메모리 대신, 이더넷 정보의 송수신을 위한 소량의 고속 메모리를 사용함으로써, 이더넷과 고속으로 데이타를 송수신할 수 있는 효과를 갖는다.

Claims (17)

1. 광대역 종합 정보 통신망에 이더넷을 효과적으로 정합하여 상호 통신할 수 있도록 하는 이더넷 정합 회로에 있어서, 내부 버스; 상기 내부 버스에 연결되어 전체 동작을 관장하는 제어 수단(11 내지 13, 17 내지 19); 내부 버스의 어드레스와 데이타 정보를 외부의 시스템 버스와 연결하는 연결구단(21); 및 상기 내부 버스와 해당 이더넷과 연결하며, 상기 내부 버스를 통하는 이더넷과의 정합 정보를 저장하는 고속 메모리를 갖는 정합 수단(30)을 구비하는 것을 특징으로 하는 이더넷 정합 회로.
2. 제1항에 있어서, 상기 이더넷을 통해 송신 및 수신되는 정보를 상기 제어 수단과 무관하게 직접 외부의 시스템 버스로 송수신하는 송수신 수단(16, 20)을 더 구비하는 것을 특징으로 하는 이더넷 정합 회로.
3. 제2항에 있어서, 상기 송수신 수단(16, 20)은, 상기 내부 버스와 연결되어 소거 및 쓰기가 가능한 비휘발성 메모리(20); 및 상기 내부 버스와 외부의 시스템 버스간의 제어 신호의 타이밍 조정 및 상기 제어 수단 내의 메모리 또는 상기 정합 수단 내의 고속 메모리와 상기 시스템 버스를 통한 외부의 메모리간에 고속으로 데이타를 전달하는 시스템 버스 제어 및 디엠에이(DMA) 제어부(16)를 구비하는 것을 특징으로 하는 이더넷 정합 회로.
4. 제3항에 있어서, 상기 내부 버스와 연결되어 운용자의 동작 확인을 위한 포트를 제공하는 다기능 주변 제어 수단(14, 15)을 더 구비하는 것을 특징으로 하는 이더넷 정합 회로.
5. 제4항에 있어서, 상기 다기능 주변 제어 수단은, 인터럽트 제어 기능을 갖고 있어 상기 정합 수단, 상기 시스템 버스 제어 및 디엠에이(DMA) 제어부에서 발생하는 인터럽트 및 전원 실패에 의한 인터럽트를 처리하는 것을 특징으로 하는 이더넷 정합 회로.
6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 정합 수단은, 상기 내부 버스와 본 정합 수단 내부의 이더넷 버스를 연결하는 제1버퍼(33); 이더넷 망에서 발생하는 패킷의 충돌을 검출하여 충돌 상태를 전달하여 이더넷 억세스를 가능하게 하며, 송신 및 수신 데이타에 기준하여 유효한 데이타를 송신 및 수신하게 하는 이더넷 제어부(31); 해당 이더넷과 상기 이더넷 제어부간에 송수신되는 데이타를 부호화 또는 복호화하여 서로의 데이타 포맷을 변환하는 맨체스터 부호 및 복호화부(41); 상기 제1버퍼를 통해 연결되는 내부 버스 어드레스와 데이타 신호를 자체 어드레스와 데이타 신호로 하는 고속의 이더넷 정보 저장 메모리(32); 및 상기 이더넷 제어부로부터 입력되는 버스 요구 신호와 상기 제어 수단으로부터 입력되는 소자 선택 신호 및 이더넷 메모리 소자 선택 신호에 따라 버스의 점유를 허용하는 버스 조정부(34)를 구비하는 것을 특징으로 하는 이더넷 정합 회로.
7. 제6항에 있어서, 상기 이더넷 제어부는, 유효한 데이타 전송시에 활성화되는 송신 및 수신 구간 정보를 이용하여 상호 데이타의 교환이 이루어지도록 하는 것을 특징으로 하는 이더넷 정합 회로.
8. 제6항에 있어서, 상기 이더넷 정보 저장 메모리는, 이더넷과의 정합 정보 처리 속도를 높이기 위하여 적어도 20 나노 초의 억세스 타임을 갖는 에스램(SRAM)인 것을 특징으로 하는 이더넷 정합 회로.
9. 제6항에 있어서, 상기 버스 조정부는, 상기 이더넷 제어부로부터 입력되는 버스 요구 신호와 상기 제어 수단으로부터 입력되는 소자 선택 신호 및 이더넷 메모리 소자 선택 신호를 논리곱 연산한 정보를 각각 소정 클럭의 상승 및 하강 에지에서 샘플링하여 먼저 활성화된 요구에 대해 버스의 점유를 허용하는 것을 특징으로 하는 이더넷 정합 회로.
10. 제9항에 있어서, 상기 버스 조정부는, 상기 이더넷 제어부에 버스 허용 신호를 주어 버스 점유권을 주며, 상기 제어 수단에 이더넷 메모리 허용 신호를 주어 버스를 조장하되, 동시에 버스를 억세스하는 경우는 없도록 하며, 연결된 소정의 리셋 신호를 사용하여 초기에는 모두 이더넷 버스에의 억세스를 금지하는 것을 특징으로 하는 이더넷 정합 회로.
11. 제10항에 있어서, 상기 버스 조정부는, 상기 이더넷 정보 저장 메모리를 억세스하기 위한 제어 신호를 발생시키는 것을 특징으로 하는 이더넷 정합 회로.
12. 제6항에 있어서, 상기 제1버퍼는, 상기 내부 버스에서 상기 정합 수단을 향한 단방향 어드레스 버퍼; 및 상기 내부 버스의 쓰기 신호에 의해 그 방향이 결정되는 양방향 데이타 버퍼를 구비하는 것을 특징으로 하는 이더넷 정합 회로.
13. 제12항에 있어서, 상기 제1버퍼는, 상기 제어 수단이 상기 이더넷 제어부를 초기화하고, 송신 및 수신의 시작을 지시하기 위해 상기 이더넷 제어부의 레지스터를 억세스하거나, 각 데이타 패킷의 포인터 정보의 설정 및 이더넷으로 송신하려는 정보를 상기 이더넷 정보 저장 메모리에 쓰거나, 수신한 정보를 읽어갈 때, 상기 이더넷 제어부가 이더넷 버스의 어드레스 및 데이타를 사용하지 않을 때, 그리고 이더넷 메모리 허용 신호가 엑티브일 때, 인에이블되며, 기타의 경우 출력이 고임피던스화 되어 이더넷 어드레스 및 데이타 신호와 분리하는 것을 특징으로 하는 이더넷 정합 회로.
14. 제6항에 있어서, 상기 이더넷 제어부는, 해당 이더넷으로 통신하고자 할 때, 시간 경과, 통신의 오류, 패킷의 손실 정보를 상기 제어 수단으로 제공하는 것을 특징으로 하는 이더넷 정합 회로.
15. 제6항에 있어서, 상기 연결 수단(21)은, 어드레스의 할당이 상기 시스템 버스에 연결된 다른 구성 요소를 억세스하고자 할 때 인에이블되는 것을 특징으로 하는 이더넷 정합 회로.
16. 제15항에 있어서, 상기 연결 수단(21)은, 어드레스의 할당이 상기 시스템 버스에 연결된 다른 구성 요소를 억세스하고자 할 때 인에이블되는 버퍼인 것을 특징으로 하는 이더넷 정합 회로.
17. 제6항에 있어서, 상기 제어 수단은, 이더넷 정합을 위한 프로그램을 저장하는 롬(19); 상기 롬에 저장된 프로그램에 따라 각 구성 요소를 제어하는 중앙 처리 장치(12); 상기 중앙 처리 장치의 제어에 따라 소정의 정보를 저장하는 램(17); 소정의 클럭에 따라 상기 중앙 처리 장치를 상기 내부 버스와 연결하는 제2버퍼(13); 및 쓰기 신호의 동작시 전송되는 데이타의 크기에 따라, 쓰기 신호가 구분되어 발생되도록 하는 디램 및 타이밍 제어부(18)를 구비하는 것을 특징으로 하는 이더넷 정합 회로.