KR0149808B1 - Address generator for memory device - Google Patents
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Abstract
본 발명은 메모리 장치의 어드레스 발생회로를 공개한다. 그 회로는 메모리 장치, 필요한 데이타 수와 메모리 열의 수에서 현재 열 어드레스를 뺀 제1값을 비교하여 상기 필요한 데이타 수가 메모리 장치의 하나의 행에 존재하면 제1상태의 값을 출력하고, 두개이상의 행에 존재하면 제2상태의 값을 출력하기 위한 판단수단, 제2값 계산수단, 제1값 및 상기 제2값을 선택적으로 출력하기 위한 제1선택수단, 판단수단의 제1상태의 출력신호에 응답하여 상기 필요한 데이타 수를 출력하고, 판단수단의 제2상태의 출력신호에 응답하여 상기 제1선택수단의 출력신호를 출력하기 위한 제2선택수단, 소정수를 계수하기 위한 계수수단, 계수수단의 계수값이 제2선택수단의 출력값보다 작으면 제2상태의 신호를 출력하고 제1선택수단이 제1값을 선택하도록 하기 위한 비교수단, 및 비교수단의 제2상태의 출력신호에 응답하여 어드레스를 발생하고, 제1상태의 출력신호에 응답하여 어드레스의 발생을 종료하게 하는 어드레스 발생수단으로 구성되어 메모리 영역을 효율적으로 사용할 수 있고, 어드레스 발생시 시간지연을 줄일 수 있다.The present invention discloses an address generating circuit of a memory device. The circuit compares the memory device, the required data number with the first value minus the current column address, and outputs the value of the first state if the required number of data exists in one row of the memory device, and outputs two or more rows. If present, the determination means for outputting the value of the second state, the second value calculation means, the first selection means for selectively outputting the first value and the second value, to the output signal of the first state of the determination means Second selecting means for outputting the required data number in response and outputting the output signal of the first selecting means in response to an output signal of the second state of the determining means, counting means for counting a predetermined number, counting means A comparison means for outputting a signal in a second state and causing the first selection means to select the first value if the count value of is smaller than an output value of the second selection means, and in response to the output signal in the second state of the comparison means; Address generation means for generating an address and terminating the generation of the address in response to the output signal in the first state can efficiently use the memory area, and can reduce the time delay in generating the address.
Description
제1a도는 종래의 메모리 장치에 영상 데이타가 저장된 하나의 형태를 나타내는 것이다.FIG. 1A shows a form in which image data is stored in a conventional memory device.
제2b 도는 제1a도와 같이 저장된 영상 데이타를 독출하기 위한 어드레스 신호 발생 타이밍도이다.FIG. 2B is an timing signal generation timing diagram for reading the stored image data as shown in FIG. 1A.
제2a도는 종래의 메모리 장치에 영상 데이타가 저장된 다른 형태를 나타내는 것이다.2A illustrates another form in which image data is stored in a conventional memory device.
제2b도는 제2a도와 같이 저장된 영상 데이타를 독출하기 위한 어드레스 신호 발생 타이밍도이다.FIG. 2B is an timing signal generation timing diagram for reading out image data stored as shown in FIG. 2A.
제3도는 종래의 메모리 장치의어드레스 발생회로를 나타내는 것이다.3 shows an address generation circuit of a conventional memory device.
제4도는 본 발명의 메모리 장치의 어드레스 발생회로를 나타내는 것이다.4 shows an address generating circuit of the memory device of the present invention.
제5도는 제2도에 나타낸 제1계산회로의 회로도이다.5 is a circuit diagram of the first calculation circuit shown in FIG.
제6도는 제2도에 나타낸 제2계산회로의 회로도이다.6 is a circuit diagram of the second calculation circuit shown in FIG.
본 발명은 메모리 장치에 관한 것으로, 특히 메모리 장치의 메모리영역을 효율적으로 사용하고 어드레싱 할 수 있는 메모리 장치의 에드레스 발생회로에 관한 것이다.The present invention relates to a memory device, and more particularly, to an address generation circuit of a memory device capable of efficiently using and addressing a memory area of the memory device.
종래의 동적 메모리 장치 (DRAM; dynamic random access memory device)는 데이타를 읽고 쓰는데 있어 다소 제약이 따랐었다. 그것은 종래의 메모리 장치의 어드레스발생은 먼저 행 어드레스 스트로브(strobe)신호()에 응답하여 행 어드레스를 동적 메모리 장치로 보내고 그 다음에 열 어드레스 스트로브 신호()에 응답하여 열 어드레스를 동적 메모리 장치로 보내면 동적 메모리 장치는 어드레스를 차례로 디코딩하여 해당 어드레스의 데이타를 읽고 쓰게된다. 그런데, 메모리 장치의 필요한 뎅타가 하나의 행에 걸쳐 존재하는 경우에는 별 문제가 없으니, 메모리 영역의 행과 열의 크기와 영상 데이타의 행과 열의 크기가 다르기 때문에 메모리 영역을 효율적으로 활용할 수 없다는 문제점이 있었다. 또한, 메모리 장치의 필요한 데이타가 두개이상의 행에 걸쳐 존재하는 경우에는 메모리 영역을 효율적으로 사용할 수 있기는 하지만 행 어드레스를 두번이상 발생하여야 하기 때문에 행 어드레스 스트로브 신호를 두번이상 발생하여야 하고 하나의 행에 대한 어드레스 발생동작의 종료시부터 다음의 행 어드레스에 대한 어드레스 발생동작의 시작시까지의 시간지연이 길다는 문제점이 있었다.Conventional dynamic random access memory devices (DRAMs) have been somewhat limited in reading and writing data. The address generation of the conventional memory device is first performed by the row address strobe signal ( In response to the row address to the dynamic memory device and then the column address strobe signal ( In response to sending the column address to the dynamic memory device, the dynamic memory device decodes the address in order to read and write data of the address. However, when the necessary denta of the memory device exists in one row, there is no problem. Since the size of the row and column of the memory area and the size of the row and column of the image data are different, there is a problem that the memory area cannot be efficiently used. there was. In addition, when the required data of the memory device exists over two or more rows, the memory area can be efficiently used, but since the row address must be generated more than once, the row address strobe signal must be generated more than once and in one row. There is a problem that the time delay from the end of the address generation operation to the start of the address generation operation for the next row address is long.
제1a도는 종래의 메모리 장치에 데이타가 저장된 하나의 형태를 나타내는 것으로, 필요한 데이타의 수가 하나의 행에 존재하는 경우를 나타내는 것이다. 메모리 영역의 크기가 A×B이고 화상 데이타의 크기가 a×b인 경우를 나타내는 것으로, 메모리 영역의 크기와 화상 데이타의 크기가 일치하지 않고 메모리 영역의 전영역을 이용할 수가 없었다.FIG. 1A shows one form in which data is stored in a conventional memory device, and shows a case where the required number of data exists in one row. This indicates the case where the size of the memory area is A × B and the size of the image data is a × b. The size of the memory area and the size of the image data do not coincide and the entire area of the memory area cannot be used.
제1b도는 제1a도와 같이 저장된 영상 데이타를 독출하기 위한 어드레스 신호 발생 타이밍도를 나타내는 것으로, 필요한 데이타 수가 하나의 행에 존재하므로 행 어드레스 스트로브 신호(AS)에 응답하여 행 어드레스를 발생하고 다음에 열 어드레스 스트로브 신호()에 응답하여 열 어드레스를 1씩 증가하면서 발생한다. 필요한 데이타의 수가 하나의 행에 존재하기 때문에 어드레싱의 간단하고, 속도 지연도 없게 된다. 그러나, 메모리 장치의 전영역을 효율적으로 이용할 수 없다는 단점이 있었다.FIG. 1B is a timing diagram of generating address signals for reading stored image data as shown in FIG. 1A. Since the required number of data exists in one row, the row address strobe signal ( Generates a row address in response to an AS and then a column address strobe signal ( Occurs in increments of 1 for each column address. Since the required number of data exists in one row, addressing is simple and there is no speed delay. However, there is a disadvantage in that the entire area of the memory device cannot be used efficiently.
제2a도는 종래의 메모리 장치에 영상 데이타가 저장된 다른 형태를 나타내는 것으로, 필요한 데이타 수가 두개의 행에 존재하는 경우를 나타내는 것이다. 즉, 제1a도에 나타낸 형태의 문제점이 메모리 영역을 효율적으로 사용할 수 없다는 것이므로, 제2a도는 메모리 장치의 전 영역을 효율적으로 사용하기 위하여 데이타를 저장한 형태이다.FIG. 2A shows another form in which image data is stored in a conventional memory device, and shows a case where the required number of data exists in two rows. That is, since the problem of the form shown in FIG. 1A is that the memory area cannot be used efficiently, FIG. 2A is a form in which data is stored in order to efficiently use the entire area of the memory device.
제2b도는 제2a도와 같이 저장된 영상 데이타를 독출하기 위한 어드레스 신호 발생 타이밍도를 나타내는 것으로, 제2a도에 나타낸 메모리 영역의 크기가 8 x 8이고, 행 어드레스 및 열 어드레스가 각각 0에서 7가지인 경우에 6 x 6 크기의 영상 데이타가 저장되어 있을 경우에 제2a도의 빗금친 부분처럼 필요한 데이타의 수가 2개의 행에 걸쳐 존재하는 경우 영상 데이타를 독출하기 위한 어드레스 신호 발생을 나타내는 것이다.FIG. 2B is a timing diagram of generating address signals for reading stored image data as shown in FIG. 2A. The memory region shown in FIG. 2A has a size of 8 x 8 and a row address and a column address of 0 to 7, respectively. In the case where image data of 6 × 6 size is stored, when the number of necessary data exists over two rows as shown by hatched portions in FIG. 2A, this indicates an address signal for reading image data.
먼저, 행 어드레스 스트로브 신호()에 응답하여 0의 행 어드레스를 발생하고, 열 어드레스 스트로브 신호()에 응답하여 0의 행 어드레스를 발생하고, 열 어드레스 스트로브 신호()에 응답하여 6 및 7 의 열 어드레스를 차례로 발생한다. 다음 행이 변경되므로 행 어드레스를 1증가시켜 주어야 한다. 그래서, 소정시간(T) 지연후에 행 어드레스 스트로브 신호()에 응답하여 1의 행 어드레스를 발생하고, 열 어드레스 스트로브 신호()에 응답하여 0, 1, 2, 및 3의 열 어드레스를 차례로 발생한다. 이와같이 필요한 데이타 수가 2개이 행에 걸쳐 존재하면 행 어드레스 스트로브 신호()를 다시 발생시켜 주어야 하기 때문에 소정시간(T)의 속도 지연이 발생하게 된다.First, the row address strobe signal ( Generates a row address of 0 in response to the column address strobe signal ( Generates a row address of 0 in response to the column address strobe signal ( ) Generate column addresses of 6 and 7 in turn. Since the next line is changed, the row address must be increased by one. Thus, after the predetermined time T delay, the row address strobe signal ( Generates a row address of 1 in response to the column address strobe signal ( ) Generate column addresses of 0, 1, 2, and 3 in turn. In this way, if two required data exist across the row, the row address strobe signal ( ) Needs to be generated again, resulting in a speed delay of a predetermined time (T).
제3도는 종래의 메모리 장치의 어드레스 발생회로를 나타내는 것으로, 카운터(10), 비교기(12), 및 논리회로(14)로 구성되어 있다.3 shows an address generating circuit of a conventional memory device, and is composed of a counter 10, a comparator 12, and a logic circuit 14. As shown in FIG.
필요한 데이타 수가 하나의 행에 존재하는 경우, 즉, 제2a도에 점으로 표시한 부분에 존재하는 경우에 제3도에 나타낸 회로의 어드레스 초기값은 00(여기에서, 0은 열 및 행 어드레스를 말한다.)이 되고 필요 데이타 수는 6이 되고 카운터(10)는 0부터 5가지를 계수한다. 비교기(12)는 필요 데이타 수가 카운터(10)의 출력보다 크면, 논리회로(14)가 어드레스 신호를 발생하게 하고, 필요 데이타가 수와 카운터(10)의 출력이 동일하면 논리회로(14)의 어드레스 신호 발생을 종료한다.If the required number of data exists in one row, that is, in the part indicated by the dots in FIG. 2A, the initial address of the circuit shown in FIG. 3 is 00 (where 0 represents the column and row address). The number of data required is 6, and the counter 10 counts five to five. The comparator 12 causes the logic circuit 14 to generate an address signal if the number of required data is greater than the output of the counter 10, and if the number of required data is the same as the output of the counter 10, the comparator 12 End of address signal generation.
필요한 데이타 수가 두개의 행에 존재하는 경우, 즉, 제2a도에 빗금친 부분에 존재하는 경우에 제3도에 나타낸 회로의 어드레스 초기값은 60(여기에서, 6은 열 어드레스가 되고 0은 행 어드레스를 말한다.)이 되고, 필요한 데이타 수는 2가되고 카운터(10)는 0부터 1가지를 계수한다.If the required number of data exists in two rows, i.e., in the shaded part of FIG. 2a, the initial address of the circuit shown in FIG. 3 is 60 (where 6 is a column address and 0 is a row). The number of data required is two, and the counter 10 counts one from zero.
비교기(12)는 카운터(10)가 1을 계수할 때까지 논리회로(14)가 열 어드레스를 1씩 증가하면서 발생한다. 그리고 다음 행 어드레스가 변경되므로 어드레스 초기값을 01로 변경하여 입력하고, 필요한 데이타 수 4가 되고, 카운터(10)는 0에서 3까지를 계수한다. 비교기(12)는 카운터(10)가 3을 계수할 때까지 논리회로(14)가 열 어드레스를 1씩 증가하면서 발생하게 된다. 논리회로(14)의 어드레스 발생동작은 행어드레스 스트로브 신호()에 응답하여 행 어드레스를 발생하고, 열 어드리스 스트로브 신호()에 응답하여 열 어드레스를 발생한다.The comparator 12 occurs as the logic circuit 14 increments the column address by one until the counter 10 counts one. Then, since the next row address is changed, the address initial value is changed to 01 and input, and the required number of data is 4, and the counter 10 counts from 0 to 3. The comparator 12 is generated while the logic circuit 14 increments the column address by one until the counter 10 counts three. The address generating operation of the logic circuit 14 is performed by the row address strobe signal ( A row address in response to the column address strobe signal ( Generates a column address.
따라서, 종래의 메모리 장치의 어드레스 발생회로는 필요한 데이타수가 2개 이상의 행에 존재하게 되면, 행 어드레스 스트로브 신호를 두번 발생해야 하고 도한, 외부에서 어드레스 초기값을 변경하여 인가해주어야하고, 제2b도에 나타낸 바와 같이 소정시간(T)의 지연이 있게 된다.Therefore, the address generation circuit of the conventional memory device must generate the row address strobe signal twice when the required number of data exists in two or more rows, and also change and apply the initial value of the address externally. As shown, there is a delay of a predetermined time T.
따라서, 본 발생의 목적은 메모리 장치의 메모리 영역을 효율적으로 사용할 수 있으며, 필요한 데이타의 수가 2개 이상의 행에 존재하더라도 어드레싱을 위한 속도 지연을 줄일 수 있는 메모리 장치으 어드레스 발생회로를 제공하는데 있다Accordingly, an object of the present invention is to provide an address generation circuit for a memory device which can efficiently use a memory area of the memory device and can reduce a speed delay for addressing even if the number of required data exists in two or more rows.
이와같은 목적을 달성하기 위한 본 발명의 메모리 장치의 어드레스발생회로는 행과 열 어드레스에 의해서 선택되는 메모리 장치, 필요한 데이타 수와 메모리 열의 수에서 현재 열 어드레스를 뺀 제1값을 비교하여 상기 필요한 데이타 수가 상기 메모리 장치의 하나의 행에 존재하면 제1상태의 값을 출력하고, 두개 이상의 행에 존재하면 제2상태의 값을 출력하기 위한 판단수단, 상기 필요한 데이타 수로 부터 상개 제1값을 뺀 제2값을 출력하기 위한 제2값 계산수단, 상기 제1값 및 상기 제2값을 선택적으로 출력하기 위한 제1선택수단, 상기 판단수단의 제1상태의 출력신호에 응답하여 상기 필요한 데이타 수를 출력하고, 상기 판단수단의 제2상태의 출력신호에 응답하여 상기 제1선택수단의 출력신호를 출력하기 위한 제2선택수단, 소정수를 계수하기 위한 계수수단, 상기 계수수단의 계수값이 상기 제2선택수단의 출력신호의 값보다 작으면 제2상태의 신호를 출력하고 상기 제1선택수단의 제1값을 선택하도록 하고, 크면 제1상태의 신호를 출력하고 상기 제1선택수단이 제2값을 선택하도록 하기 위한 비교수단, 및 상기 비교수단의 제2상태의 출력신호에 응답하여 어드레스를 발생하고, 상기 비교수단의 제1상태의 출력신호를 응답하여 어드레스의 발생을 종료하게 하는 어드레스 발생수단을 구비한 것을 특징으로 한다.The address generating circuit of the memory device of the present invention for achieving the above object is a memory device selected by the row and column address, the required data by comparing the first value of the number of data and the number of memory columns minus the current column address Determination means for outputting the value of the first state if the number exists in one row of the memory device, and outputting the value of the second state if the number exists in two or more rows, subtracting an upper first value from the required number of data Second value calculating means for outputting two values, first selecting means for selectively outputting the first value and the second value, and the required number of data in response to an output signal of a first state of the determining means. Second selecting means for outputting and outputting an output signal of the first selecting means in response to an output signal of the second state of the determining means, for counting a predetermined number Counting means, if the counting value of the counting means is smaller than the value of the output signal of the second selecting means, outputs a signal of the second state and selects the first value of the first selecting means, and if greater, Comparison means for outputting a signal and causing the first selection means to select a second value, and generating an address in response to an output signal of a second state of the comparison means, the output signal of the first state of the comparison means And address generating means for terminating the generation of the address in response to the "
첨부된 도면을 참고로 하여 본 발명의 메모리 장치의 어드레스 발생회로를 설명하면 다음과 같다.The address generation circuit of the memory device of the present invention will be described with reference to the accompanying drawings as follows.
제4도는 본 발명의 메모리 장치의 어드레스 발생회로를 나타내는 것으로, 계산회로1(20), 비교기(22), 계산회로2(24), 멀티플렉서(26), 카운터(28), 멀티플렉서(30), 비교기(32), 및 논리회로(34)로 구성되어 있다.4 shows an address generating circuit of the memory device of the present invention, which includes a calculation circuit 1 (20), a comparator 22, a calculation circuit 2 (24), a multiplexer 26, a counter 28, a multiplexer 30, The comparator 32 and the logic circuit 34 are comprised.
계산회로1(20)는 메모리 영역의 열의 수에서 현재 열 어드레스를 뺀다. 비교기(22)는 필요한 데이타 수와 계산회로1(20)에 의해서 게산된 수를 비교하여 계산회로1(20)에 의해서 계산된 수가 필요한 데이타의 수보다 크면 하이레벨의 신호를 출력한다. 즉, 계산회로1(20) 및 비교기(22)는 필요한 데이타 수가 메모리 영역의 하나의 행에 있는지 두개이상의 행에 있는지를 판단하기 위한 구성이다. 계산회로2(24)는 필요한 데이타 수에서 계산회로1(20)에 의해서 계산된 값을 뺀다.Computation circuit 1 (20) subtracts the current column address from the number of columns in the memory area. The comparator 22 compares the required data number with the number calculated by the calculation circuit 1 (20) and outputs a high level signal when the number calculated by the calculation circuit 1 (20) is larger than the required data. In other words, the calculation circuit 1 (20) and the comparator (22) are configured to determine whether the required number of data is in one row or in two or more rows. Calculation circuit 2 (24) subtracts the value calculated by calculation circuit 1 (20) from the required number of data.
멀티플랙서(30)는 비교기(1)의 출력신호가 하이레벨인 경우는 필요한 데이타 수를 출력하고, 로우레벨인 경우는 멀티플렉서(26)의 출력신호를 출력한다. 카운터(28)는 비교기(32)의 출력신호에 의해서 리셋된다.The multiplexer 30 outputs the required number of data when the output signal of the comparator 1 is high level, and outputs the output signal of the multiplexer 26 when it is low level. The counter 28 is reset by the output signal of the comparator 32.
비교기(32)는 멀티플렉서(30)의 출력신호가 카운터(28)의 출력신호보다 크면 하이레벨의 신호를 출력한다. 멀티플렉서(26)는 비교기(32)의 출력신호가 로우레벨이면 계산회로1(20)의 출력신호를 출력하고, 하이레벨이면 계산회로2(24)의 출력신호를 출력한다.The comparator 32 outputs a high level signal when the output signal of the multiplexer 30 is greater than the output signal of the counter 28. The multiplexer 26 outputs the output signal of the calculation circuit 1 (20) when the output signal of the comparator 32 is low level, and outputs the output signal of the calculation circuit 2 (24) when the output signal of the comparator 32 is low level.
제5도는 제4도에 나타낸 계산회로1(20)의 실시예의 회로도로서, 메모리 영역의 열의 수에서 현재의 열 어드레스를 감산하기 위한 감산기(40) 및 클럭신호에 응답하여 감산기(40)의 출력신호를 저장하고 출력하기 위한 레지스터(42)로 구성되어 있다.FIG. 5 is a circuit diagram of the embodiment of the calculation circuit 1 20 shown in FIG. 4, which outputs the subtracter 40 in response to a clock signal and a subtracter 40 for subtracting the current column address from the number of columns in the memory area. It consists of registers 42 for storing and outputting signals.
제6도는 제4도에 나타낸 계산회로2(24)의 실시예의 회로도로서, 필요한 데이타 수에서 계산회로1(20)의 출력신호(E)를 감산하기 위한 감산기(50) 및 클럭신호에 응답하여 감산기(50)의 출력신호를 저장하고 출력하기 위한 레지스터(52)로 구성되어 신호(F)를 출력한다.6 is a circuit diagram of the embodiment of calculation circuit 2 24 shown in FIG. 4, in response to a subtracter 50 and a clock signal for subtracting the output signal E of calculation circuit 1 20 from the required number of data. And a register 52 for storing and outputting the output signal of the subtractor 50 to output the signal F.
상기와 같은 구성을 가진 본 발명의 메모리 장치의 어드레스 발생회로의 동작을 설명하면 다음과 같다.The operation of the address generation circuit of the memory device of the present invention having the above configuration will be described below.
먼저, 필요한 데이타수가 제2a도에 점으로 표시한 부분에 존재하는 경우에 어드레스 초기값은 00이 되고, 필요한 데이타 수는 6이 된다.First, in the case where the required number of data exists in the portion indicated by a dot in Fig. 2A, the address initial value is 00 and the required number of data is 6.
계산회로2(24)에 의해서 계산된 값( F)은 6-8은 -2가 된다. 비교기(22)의 출력은 게산회로1(20)의 출력신호가 필요한 데이타 수보다 크므로 하이레벨이 된다. 멀티플렉서(26)는 초기상태에서 선택신호가 로우레벨이므로 멀티플렉서(26)는 계산회로1(20)의 출력신호(E)인 8을 출력한다. 멀티플렉서(30)는 비교기(22)의 출력이 하이레벨이므로 필요한 데이타 수인 6을 출력한다. 그러면 카운터(28)는 0에서 5까지를 계수한다. 비교기(32)는 카운터(28)의 출력신호가 멀티플렉서(3)의 출력신호보다 작을 때는 로우레벨의 신호를 계속해서 출력하여 논리회로(34)가 열 어드레스 0, 1, 2, 3, 4, 및 5를 계속해서 출력하도록 하고, 클 때는 하이레벨의 신호를 출력하여 논리회로(34)의 어드레스 발생을 종료한다. 즉, 종래의 경우와 동일한 동작이 수행한다.The value F calculated by the calculation circuit 2 (24) becomes -2 in 6-8. The output of the comparator 22 is at a high level because the output signal of the summing circuit 1 20 is larger than the required number of data. The multiplexer 26 outputs 8, which is the output signal E of the calculation circuit 1 (20) because the selector 26 is at the low level in the initial state. Since the output of the comparator 22 is at a high level, the multiplexer 30 outputs 6, which is the required number of data. The counter 28 then counts from zero to five. The comparator 32 continuously outputs a low level signal when the output signal of the counter 28 is smaller than the output signal of the multiplexer 3, so that the logic circuit 34 keeps the column addresses 0, 1, 2, 3, 4, And 5 are outputted continuously, and when they are large, a signal of a high level is output and the address generation of the logic circuit 34 ends. That is, the same operation as in the conventional case is performed.
다음으로, 필요한 데이타 수가 제2a도에 빗금친 부분과 같이 두개의 행에 걸쳐 존재하는 경우, 어드레스 초기값은 60이 되고 필요한 데이타수는 6이 된다. 계산회로1(20)의 출력신호(E)는 8-6=2 이 되고, 계산회로2(24)의 출력신호(F)는 6-2=4이 된다. 그리고, 비교기(22)의 출력신호는 필요한 데이타 수가 계산회로1(20)의 출력신호(E)보다 크므로 로우레벨이 된다. 멀티플랙서(26)는 초기상태의 선택신호가 로우레벨이므로 계산회로1(24)의 출력신호(E)인 2이 출력된다.Next, when the required number of data exists over two rows as shown by the portion shown in FIG. 2A, the initial address of the address is 60 and the required number of data is 6. The output signal E of the calculation circuit 1 (20) is 8-6 = 2, and the output signal F of the calculation circuit 2 (24) is 6-2 = 4. The output signal of the comparator 22 is at a low level because the required number of data is larger than the output signal E of the calculation circuit 1 (20). In the multiplexer 26, since the selection signal in the initial state is at the low level, 2, which is the output signal E of the calculation circuit 1 24, is output.
멀티플렉서(30)는 선택신호인 비교기(22)의 출력신호가 로우레벨이므로 멀티플렉서(26)의 출력신호인 2가 출력된다. 카운터(28)는 0에서 1까지 계수하고, 비교기(32)는 카운터(28)가 1을 계수할 때까지 논리회로(34)가 열 어드레스 6, 및 7을 출력하게 한다. 즉, 첫번재 행에 존재하는 데이타만큼 어드레스를 증가하면서 발생한다. 그리고 카운터(28)가 2를 계수하면 비교기(32)의 출력신호는 하이레벨이 되어 어드레스의 발생을 종료한다. 비교기(32)의 출력신호가 하이레벨이 되면 첫번째 행에 대한 어드레스의 발생이 종료됨과 동시에 논리회로(34)는 행 어드레스를 1증가하게 되고, 열 어드레스를 0으로 하고 두번재 행에 대한 어드레스의 발생을 시작한다. 멀티를렉서(26)는 비교기(32)의 출력신호가 하이레벨이므로 계산회로(2)의 출력신호인 4를 출력한다.Since the output signal of the comparator 22 which is the selection signal is low level, the multiplexer 30 outputs 2, which is an output signal of the multiplexer 26. The counter 28 counts from 0 to 1 and the comparator 32 causes the logic circuit 34 to output column addresses 6 and 7 until the counter 28 counts one. That is, it occurs while increasing the address by the data existing in the first row. When the counter 28 counts 2, the output signal of the comparator 32 becomes high level, and the generation of the address is terminated. When the output signal of the comparator 32 becomes high level, the generation of the address for the first row ends, and the logic circuit 34 increases the row address by one, sets the column address to zero, and the address of the second row. Start occurrence. The multiplexer 26 outputs 4, which is an output signal of the calculation circuit 2, because the output signal of the comparator 32 is at the high level.
멀티플렉서(30)는 비교기(22)의 출력신호가 로우레벨이므로 멀티플렉서(26)의 출력신호인 4를 출력하게 된다. 비교기(32)는 카운터(28)가 0에서 3을 계수할때까지 로우레벨의 신호를 출력하여 논리회로(34)가 열 어드레스를 증가하면서 발생하게 하고, 카운터(28)가 4을 계수하면 비교기(32)의 출력신호가 하이레벨이 되어 논리회로(34)의 어드레스 발생을 종료하게 한다. 즉, 카운터(28)가 0에서 3을 계수할때까지 논리회로(34)가 어드레스를 발생한다. 논리회로(34)의 어드레스 발생동작은 행 어드레스 스트로브 신호()에 응답하여 행 어드레스를 발생하고, 열 어드레스 스트로브 신호()에 응답하여 열 어드레스를 발생한다.Since the output signal of the comparator 22 is at the low level, the multiplexer 30 outputs 4, which is an output signal of the multiplexer 26. The comparator 32 outputs a low level signal until the counter 28 counts from 0 to 3, causing the logic circuit 34 to increase the column address, and if the counter 28 counts 4, the comparator The output signal of (32) becomes a high level to end the address generation of the logic circuit 34. That is, the logic circuit 34 generates an address until the counter 28 counts from zero to three. The address generating operation of the logic circuit 34 is performed by the row address strobe signal ( In response to the row address, and the column address strobe signal ( Generates a column address.
즉, 본 발명의 메모리 장치의 어드레스 발생회로는 필요한 데이타 수가 두개 이상의 행에 걸쳐 존재하는 경우에 어드레스를 두번 입력할 필요가 없고 첫번째 행에 대한 어드레스 발생동작 수령중에 두번째 행에 대한 어드레스의 발생을 위한 준비를 완료함으로써 두번재 행에 대한 어드레스의 발생까지의 지연시간을 줄일 수 있다.That is, the address generating circuit of the memory device of the present invention does not need to input an address twice when the required number of data exists over two or more rows, and for generating the address for the second row during the address generation operation for the first row. By completing the preparation, the delay time until the address generation for the second row can be reduced.
따라서, 종래의 메모리 장치의 어드레스 발생은 필요한 데이타 수가 두개 이상의 행에 존재하는 경우에 주 프로세서가 실제 메모리의 주소를 두번에 걸쳐 계산하고 입력하여야 모든 어드레스에 저장된 데이타의 억세스가 가능하였다. 그러나, 본 발명에서는 주 프로세서가 단 한번 메모리의 어드레스와 필요한 데이타 수를 입력하더라도 모든 어드레스에 저장된 데이타의 억세스가 가능하며, 주 프로세서가 다시 어드레스를 계산하지 않아도 됨으로 시간적으로 잇점이 있다.Therefore, in the address generation of the conventional memory device, when the required number of data exists in two or more rows, the main processor has to calculate and input the address of the real memory twice, so that the data stored in all the addresses can be accessed. However, in the present invention, even if the main processor inputs the address of the memory and the required number of data only once, the data stored in all the addresses can be accessed, and the main processor does not need to calculate the address again.
따라서, 본 발명의 메모리 장치의 어드레스 발생회로는 메모리 영역을 효율적으로 활용할 수 있으므로 가격면에서 유리하고, 어드레스의 발생시에 시간지연을 방지할 수 있다.Therefore, the address generating circuit of the memory device of the present invention can efficiently utilize the memory area, which is advantageous in terms of cost, and can prevent time lag when an address is generated.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030013A KR0149808B1 (en) | 1995-09-14 | 1995-09-14 | Address generator for memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030013A KR0149808B1 (en) | 1995-09-14 | 1995-09-14 | Address generator for memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970016963A KR970016963A (en) | 1997-04-28 |
| KR0149808B1 true KR0149808B1 (en) | 1998-10-15 |
Family
ID=19426800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950030013A KR0149808B1 (en) | 1995-09-14 | 1995-09-14 | Address generator for memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0149808B1 (en) |
-
1995
- 1995-09-14 KR KR1019950030013A patent/KR0149808B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970016963A (en) | 1997-04-28 |
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