KR0149779B1 - A lateral mos controlled thyristor for improving turn off current capacities - Google Patents
A lateral mos controlled thyristor for improving turn off current capacitiesInfo
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술 분야1. The technical field to which the invention described in the claims belongs
전력 반도체 소자에 관한 것으로, 특히 수평형 모스 제어 다이리스터 분야이다.TECHNICAL FIELD The present invention relates to power semiconductor devices, and in particular, to the field of horizontal MOS control thyristors.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
다이리스터의 턴-오프 능력 및 스위칭 특성 향상을 제공한다.Provides improved turn-off capability and switching characteristics of the thyristors.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
디모스 트랜지스터와 엔채널 수평형 모스 트랜지스터를 가지는 수평형 모스 제어 다이리스터내의 아노드 전극측에 위치하는 피층을 통해 고농도의 제2전도형 이온을 주입하여 턴-오프시 전자 전도 경로를 형성해 주는 것을 특징으로 한다.The formation of electron conduction paths during turn-off by injecting a high concentration of second conductive ions through a skin located on the anode electrode side of a horizontal MOS control thyristor having a DMOS transistor and an N-channel horizontal MOS transistor. It features.
4. 발명의 중요한 용도4. Important uses of the invention
전력 반도체 소자에 적합하게 사용된다.It is suitably used for power semiconductor devices.
Description
제1도는 종래의 수평형 모스 제어 다이리스터의 단면도.1 is a cross-sectional view of a conventional horizontal Morse control thyristor.
제2도는 본 발명의 제1 실시예에 따른 단면도.2 is a cross-sectional view according to the first embodiment of the present invention.
제3도는 제2도의 등가회로도.3 is an equivalent circuit diagram of FIG.
제4도는 본 발명의 제2실시예에 따른 단면도.4 is a cross-sectional view according to a second embodiment of the present invention.
제5도는 본 발명과 종래 기술의 전류대 전압특성 비교도.5 is a comparison of current versus voltage characteristics of the present invention and the prior art.
제6도는 본 발명과 종래 기술의 턴-오프 파형 비교도.Figure 6 is a turn-off waveform comparison of the present invention and the prior art.
제7도는 본 발명과 종래기술의 전류흐름 비교도.7 is a current flow comparison of the present invention and the prior art.
제8도는 본 발명과 종래기술의 최대 제어가능 전류밀도 대 순방향 전압강하 특성 비교도.8 is a comparison of maximum controllable current density versus forward voltage drop characteristics of the present invention and prior art.
제9도는 본 발명과 종래 기술의 턴-오프 시간 대 순방향 전압강하 특성 비교도.9 is a comparison of turn-off time versus forward voltage drop characteristics of the present invention and prior art.
제10도는 본 발명과 종래기술의 최대 제어가능 전류밀도 대 순방향 전류밀도 특성 그래프.10 is a graph of maximum controllable current density versus forward current density characteristics of the present invention and prior art.
본 발명은 반도체 장치에 관한 것으로, 특히 턴-오프 능력을 향상할 수 있는 수평형 모스 제어 다이리스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a horizontal Morse control thyristor capable of improving turn-off capability.
최근에 논리회로 및 아날로그회로와 고전압 소자를 하나의 칩에 구현시키는 고전압 집적회로(High Voltage Intergrated Circuit ;HVIC)가 여러 전력전자 응용에 확대됨에 따라 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Isulated Gate Bipolar Transistor), MCT(Mos Controlled Transistor)등의 높은 입력 임피던스 특성으로 구동이 용이한 MOS 게이트 구조의 고전압 수평형 스위칭 소자의 연구가 활발하게 진행되고 있다. 또한 고전압 집적회로에서 SOI(Silicon-on-insulator)기술에 기초한 유전체 절연(dielectric isolation)은 누설전류가 작고 집적도를 향상시킬 수 있으며 기생적 성분을 제거할 수 있기 때문에 기존의 접합 절연(dielectric isolation)에 비하여 많은 장점을 갖고 있다.Recently, as high voltage integrated circuits (HVICs), which implement logic circuits, analog circuits, and high voltage devices on one chip, have been expanded to various power electronic applications, MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Isulated) Research on high voltage horizontal switching devices having MOS gate structures that are easy to drive due to high input impedance characteristics such as gate bipolar transistors and mos controlled transistors (MCTs) has been actively conducted. In addition, dielectric isolation based on silicon-on-insulator (SOI) technology in high-voltage integrated circuits can reduce the leakage current, improve integration, and eliminate parasitic components. It has many advantages over it.
전력용 스위칭 소자가 갖추어야할 중요한 요구조건은 낮은 순방향 전압강하와 빠른 스위칭 스피드를 들 수 있다. 전력 MOSFET의 경우에는 스위칭 속도는 빠르지만 on-저항이 크고, IGBT인 경우에는 드리프트(drift)영역의 전도도 변조(conductivity modulation)으로 전력 MOSFET에 비해서 순방향 전압 강하는 작지만 래치-업(latch-up)전류 제한 등의 단점이 있다. 이러한 단점들을 극복하여 더 낮은 순방향 전압강하와 고전압 대전류용 소자를 실현하기 위해서는 래칭(latching)전류를 이용한 다이리스터 구조를 갖는 소자가 필연적이다.Important requirements for power switching devices include low forward voltage drop and fast switching speeds. In the case of power MOSFETs, the switching speed is fast, but the on-resistance is large, and in the case of IGBTs, the forward voltage drop is small but latch-up compared to the power MOSFET by conductance modulation in the drift region. There are disadvantages such as current limiting. To overcome these shortcomings and to realize a device having a lower forward voltage drop and a high voltage high current, a device having a diester structure using a latching current is inevitable.
80년대 중반에 개발되어 최근에 새로운 전력 반도체 소자의 범주로 각광을 받기 시작한 모스 제어 다이리스터(MOS controlled thyristor ; MCT)는 순방향 전압 강하가 낮아 대전류용으로 적합하고 모스 게이트로 구동되기 때문에 구동이 용이하며 높은 dv/dt 능력을 갖춘 소자이다. 기존의 다이리스터는 일단 턴-온이 되면 게이트 신호에 의한 턴-오프 능력이 없는 반면 MCT는 모스 제어 에미터 단락(MOS controlled emitter short)에 의해서 턴-오프를 시킬 수 있는 소자로서 수직형 구조의 개발과 더불어 고전압 집적회로용 수평형 구조도 제안되고 있다.MOS controlled thyristor (MCT), which was developed in the mid-80s and has recently begun to emerge as a category of new power semiconductor devices, has a low forward voltage drop, which is suitable for large currents and is easily driven by a MOS gate. It is a device with high dv / dt capability. Conventional thyristors do not have the ability to turn off by gate signals once turned on, whereas MCTs can be turned off by MOS controlled emitter shorts. Along with the development, horizontal structures for high voltage integrated circuits have been proposed.
최근에 제안된 수평형 MCT(이하 LMCT)는 모스 게이트에 의해 턴-온과 턴-오프를 시킬 수 있는 구조로서 짧은 채널의 p-채널 DMOS 트랜지스터를 갖기 때문에 턴-오프 능력을 향상시킬 수 있고 삼중 확산이 필요하지 않아 소자 제작이 비교적 용이한 것으로 알려졌다.Recently proposed horizontal MCT (LMCT) is a structure that can be turned on and off by MOS gate and has short channel p-channel DMOS transistor, which can improve turn-off capability and triple It is known that device fabrication is relatively easy because no diffusion is necessary.
이러한 LMCT의 구조는 제1도에 종래 기술로서 도시되어 있다. LMCT구조의 단면도를 나타낸 상기 제1도의 공정을 이하에 설명한다.The structure of this LMCT is shown in FIG. 1 as a prior art. The process of FIG. 1 showing a sectional view of the LMCT structure will be described below.
먼저, 고농도의 P형 불순물이 도핑된 P형 기판층(1)위에는 산소의 주입에 의한 증착으로써 산화막층(2)이 형성된다. P-베이스층(3)은 상기 산화막층(2)위에 저농도의 P형 이온 주입에 의해 형성되고, n-베이스층(4)은 상기 P-베이스층(3) 위에 저농도의 n형 이온을 선별적으로 주입함에 의해 형성된다. 또한, n-웰층(5)은 상기 P-베이스층(3)위에 고농도의 n형 이온을 선별적인 주입에 의해 형성된다. n-버퍼층(6)은 n-베이스층(4)위에 고농도의 n형 이온을 선택적으로 주입함에 의해 형성된다. 캐소드쪽의 P+층(7)은 n-웰층(5)위에 고농도의 P형 이온을 선택적으로 주입함에 의해 형성된다. 아노드쪽의 P+층(8)은 n-버퍼층(6)위에 고농도의 P형 이온을 선택적인 주입에 의해 형성된다. 캐소드쪽의 n+층(9)은 n-웰층(5)위에 고농도의 n형 이온을 선택적인 주입에 의해 P+층(7)과 단락시켜 형성한다. 산화막층(10)은 캐소드쪽의 P+층(7)과 아노드쪽의 P+층(8)사이에 산소의 주입에 의해 형성한다. 캐소드 전극은 n+층(9)과 P+층(7)일부와 산화막층(10) 일부 상에 형성한다. 게이트 전극은 산화막층(10)일부 상에 형성한다. 마지막으로, 아노드 전극은 P+층(8)과 산화막층 일부상에 형성됨에 따라 제1도에 도시된 수평형 모스 제어 다이리스터가 제조된다.First, the oxide film layer 2 is formed on the P-type substrate layer 1 doped with a high concentration of P-type impurities by deposition by injection of oxygen. The P-base layer 3 is formed by implanting low concentration P-type ions on the oxide layer 2, and the n-base layer 4 selects low concentration n-type ions on the P-base layer 3 By injection. In addition, the n-well layer 5 is formed by selectively implanting a high concentration of n-type ions on the P-base layer 3. The n-buffer layer 6 is formed by selectively implanting a high concentration of n-type ions onto the n-base layer 4. The P + layer 7 on the cathode side is formed by selectively implanting a high concentration of P-type ions onto the n-well layer 5. The P + layer 8 on the anode side is formed by selective implantation of a high concentration of P-type ions on the n-buffer layer 6. The cathode-side n + layer 9 is formed by shorting a high concentration of n-type ions on the n-well layer 5 with the P + layer 7 by selective implantation. The oxide film layer 10 is formed by injecting oxygen between the P + layer 7 on the cathode side and the P + layer 8 on the anode side. The cathode electrode is formed on a portion of the n + layer 9, the P + layer 7, and a part of the oxide layer 10. The gate electrode is formed on a portion of the oxide layer 10. Finally, the anode electrode is formed on the P + layer 8 and part of the oxide film layer, so that the horizontal Morse control thyristor shown in FIG. 1 is manufactured.
그렇지만 이와 같은 공정에 의해 제조된 상기 LMCT는 도통시 기생하는 p-n-p 트랜지스터 [P+층(7)-n-웰층(5)-P-베이스층(3)] 와 n-p-n 트랜지스터 [n-웰층(5)-P-베이스층(3)-n-베이스층(4)]의 회생작용(Regeneration action)으로 인해, 생성된 전자 홀 플라즈마의 턴-오프시간 동안에 홀은 P-채널 DMOS 트랜지스터로 추출되지만, 전자는 홀과의 재결합에만 의존한다. 따라서 베이스의 소수 캐리어의 수명에 민감하게 되어 긴 잔류(tail) 전류를 남기게 되는데, 이것으로 인한 턴-오프 시간은 기존에 비해 비교적 향상은 되었지만 여전히 길게 존재하는 문제점이 있었다.However, the LMCT manufactured by such a process is characterized in that the pnp transistors [P + layer (7) -n-well layer (5) -P - base layer (3)] and npn transistors [n - well layer (5) parasitic at the time of conduction are conducted. Due to the regeneration action of the [P - base layer 3 -n - base layer 4], during the turn-off time of the generated electron hole plasma, the holes are extracted to the P - channel DMOS transistor, but the electrons Depends only on recombination with the hole. Therefore, it is sensitive to the life of the minority carrier of the base to leave a long tail (tail) current, due to this turn-off time is relatively improved compared to the existing, but there was a problem that still exists.
따라서 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 수평형 모스 제어 다이리스터를 제공함에 있다.It is therefore an object of the present invention to provide a horizontal Morse control thyristor that can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 스위칭 속도 및 턴-오프 능력을 향상시킨 수평형 모스 제어 다이리스터를 제공함에 있다.Another object of the present invention is to provide a horizontal Morse control thyristor with improved switching speed and turn-off capability.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 종래의 LMCT내의 아노드 전극측에 위치하는 엔형 버퍼층상에 존재하는 고농도의 P층을 통해 제2전도형태의 고농도 이온을 주입함에 의해 LMCT의 턴-오프시 전자 전도 경로를 형성해 주는 것을 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, the LMCT by injecting high concentration ions of the second conductivity type through the high concentration P layer present on the N-type buffer layer located on the anode electrode side of the conventional LMCT To form an electron conduction path during the turn-off of.
상기한 기술적 사상에 따라 제조된 본 발명의 수평형 모스 제어 다이리스터는 제1도전형의 기판위에 형성된 절연막과; 상기 절연막상의 일부에 형성된 저농도의 제1도전형 베이스 영역과; 상기 제1도전형 베이스 영역과 단락되고, 상기 절연막상의 나머지 부분에 위치되어 형성된 저농도의 제2도전형 베이스 영역과; 상기 제1 도전형 베이스 영역내의 상단 일부에 형성된 고농도의 제2도전형 웰 영역과; 상기 웰 영역상의 일부에 형성된 고농도의 제2도전형의 제1 캐소드 접촉 영역과; 상기 제1 캐소드 접촉영역과 단락되고, 상기 제1도전형 베이스 영역과 이격되어 상기 웰 영역상의 나머지 부분에 형성된 고농도의 제1도전형의 제2캐소드 접촉 영역과; 상기 제2도전형 베이스 영역내의 상단 일부에 형성된 고농도의 제2도전형 버퍼영역과; 상기 제2도전형 베이스 영역과 이격되고, 상기 버퍼 영역상의 일부에 형성된 고농도의 제1전도형 제1아노드 접촉 영역과; 상기 버퍼층을 통하여 흐르는 전자의 경로를 형성하기 위하여 상기 제1 아노드 접촉 영역과 단락되고, 상기 버퍼 영역상의 나머지 부분에 형성된 고농도의 제2도전형 제2아노드 접촉 영역과; 상기 제1,2도전형 베이스 영역들의 표면을 중심으로 상기 제2캐소드 접촉 영역의 일부면에서 상기 제1 아노드 접촉 영역의 일부면까지를 덮고 있는 게이트 절연막과; 상기 게이트 절연막상의 일부에 형성된 게이트 전극과; 상기 제1 캐소드 접촉 영역과 상기 제2 캐소드 접촉 영역의 일부상에 형성된 캐소드 전극과; 상기 제1 아노드 접촉 영역의 일부와 상기 제2 아노드 접촉 영역상에 형성된 아노드 전극을 가지는 구조로 되어 있다.The horizontal Morse control thyristors of the present invention manufactured in accordance with the above technical idea comprises: an insulating film formed on the substrate of the first conductive type; A low concentration first conductive base region formed on a portion of the insulating film; A low-concentration second conductive base region short-circuited with the first conductive base region and formed on the remaining portion of the insulating film; A high concentration second conductive well region formed in a portion of an upper end of the first conductive base region; A first cathode contact region having a high concentration of second conductivity formed in a portion on said well region; A high concentration second cathode contact region short-circuited with the first cathode contact region and spaced apart from the first conductive base region and formed in the remaining portion on the well region; A high concentration second conductive buffer region formed at a portion of an upper end of the second conductive base region; A high concentration first conductivity type first anode contact region spaced apart from the second conductivity type base region and formed on a portion of the buffer region; A second conductive second anode contact region having a high concentration and short circuited with the first anode contact region to form a path of electrons flowing through the buffer layer; A gate insulating layer covering a portion of the second cathode contact region from a portion of the second cathode contact region to a portion of the first anode contact region around the surfaces of the first and second conductive base regions; A gate electrode formed on a portion of the gate insulating film; A cathode electrode formed on a portion of said first cathode contact region and said second cathode contact region; It has a structure which has a part of said 1st anode contact area | region and the anode electrode formed on the said 2nd anode contact area | region.
이하 본 발명의 바람직한 실시예들을 첨부된 도면을 참조로하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성부분들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자, 알고리즘 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 진보적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings. In addition, in the following description, there are many specific details such as specific elements, algorithms, etc. of the circuit, which are provided to help a more advanced understanding of the present invention, and the present invention may be practiced without these specific details. It will be obvious to those of ordinary skill in the art. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 특히 본 발명의 실시예에서는 특정한 경우를 예시하였으나, 유사분야에 동일한 방법으로 적용이 가능하다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. In particular, in the embodiment of the present invention, but a specific case is illustrated, it can be applied in the same way to similar fields. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.
제2도에는 본 발명의 제1 실시예에 대한 단면도가 도시된다.2 shows a cross sectional view of a first embodiment of the present invention.
제1 실시예의 공정은 아노드 전극에서 n-버퍼층(6) 위에 고농도의 n형 이온으로 된 영역을 P+층(8)과 단락시키는 확산 공정을 제외하고는 상기한 종래의 제1도 공정과 동일한 단계에 의해 실시된다.The process of the first embodiment is similar to the conventional first process described above except for the diffusion process of shorting a region of high concentration n-type ions with the P + layer 8 on the n − buffer layer 6 at the anode electrode. By the same steps.
여기서, n+층(100)을 단락시키는 것은, n-베이스 영역(4)의 전하를 조절하여 완전히 공핍화시킴으로써 실리콘 표면에서의 최대전계를 완화시켜 소자의 항복전압을 극대화시키는 것이다. 특히 단락된 아노드 구조는 순방향 차단시 수평형 p-n-p 트랜지스터의 전류이득,α304이 매우 작기 때문에 n-베이스(4)/P-베이스(3)접합의 다이오드 항복전압에 가깝게 된다. 따라서 기존의 구조에 비해서 더 높은 순방향 항복 전압을 달성할 수 있다.Here, the shorting of the n + layer 100 is to control the charge of the n − base region 4 to completely deplete, thereby relaxing the maximum electric field on the silicon surface to maximize the breakdown voltage of the device. In particular, the shorted anode structure is close to the diode breakdown voltage of the n − base 4 / P − base 3 junction because the current gain, α304, of the horizontal pnp transistor is very small in the forward cutoff. Thus, higher forward breakdown voltages can be achieved compared to conventional structures.
제3도는 제2도의 등가회로이다. p-n-p 트랜지스터[P+층(7)-n-웰층(5)-P-베이스층(3)]의 베이스는 병렬 저항 Rs를 통해서 아노드 전극과 연결되어 있으므로 유효 전류이득은 다음과 같이 표현될 수 있다.3 is an equivalent circuit of FIG. Since the base of the pnp transistor [P + layer (7) -n-well layer (5) -P - base layer (3)] is connected to the anode electrode through the parallel resistance Rs, the effective current gain can be expressed as follows. have.
여기서 α304는 Rs=∞ 인 기존의 구조에서 p-n-p 트랜지스터(304)의 전류이득이고 IE304와 VBE, 304는 각각 p-n-p 트랜지스터(304)의 에미터 전류와 베이스-에미터 사이의 전압을 나타낸 것이다. 위 식으로부터 α304, 쇼트는 병렬저항 Rs의 크기가 작을 수록 α304에 비해서 훨씬 작은 값임을 알 수 있다. Rs는 턴-오프 시 잔류(tail) 전류, on 상태시 순방향 전압강하 및 n-채널 모스의 트리거 전류에 영향을 미친다.Where α304 is the current gain of the pnp transistor 304 in the conventional structure where Rs = ∞ and I E 304 and V BE , 304 are the voltages between the emitter current and the base-emitter of the pnp transistor 304, respectively. . It can be seen from the above equation that α304 and short are much smaller values than α304 as the parallel resistance Rs is smaller. Rs affects the tail current at turn-off, the forward drop in the on state, and the trigger current in the n-channel MOS.
제1 실시예를 턴-온시키기 위해서 게이트에 양전압을 가하여 n-채널 MOS를 턴-온시켰을 때, n-베이스로 유입된 전자는 아노드 전극의 n+층(100)으로 흘러들어가서 MOSFET 동작을 하게 되며 이 전류로 인해 발생되는 아노드 전극의 P+층(8) 아래 저항 Rs의 전압강하가 0.7V 이상이 되면 아노드 전극의 P+층(8)이 순방향으로 도통되어 n-베이스층(4)에 소수 캐리어인 홀이 주입되기 시작하여 p-n-p 트랜지스터(304)가 동작하게 된다. n-p-n 트랜지스터[n-웰층(5)-P--베이스층(3)-n--베이스층(4)]의 전류는 p-n-p 트랜지스터(304)의 베이스 전류로 작용하여 도통시키고 p-n-p 트랜지스터(304)와 n-p-n트랜지스터(303)의 전류이득의 합이 1이 되면 회생 정궤환(regenerative positive feedback)에 의해 다이리스터 동작을 하게 된다.When the n − channel MOS is turned on by applying a positive voltage to the gate to turn on the first embodiment, electrons introduced into the n − base flow into the n + layer 100 of the anode electrode to operate the MOSFET. When the voltage drop of the resistance Rs under the anode electrode's P + layer (8) is greater than 0.7V, the anode electrode's P + layer (8) conducts in the forward direction and the n - base layer A hole, which is a minority carrier, is injected into (4) to operate the pnp transistor 304. The current of the npn transistor [n-well layer 5 -P -- base layer 3 -n -- base layer 4] acts as a base current of the pnp transistor 304 and conducts it to the pnp transistor 304. When the sum of the current gains of the npn transistor 303 becomes 1, the thyristor operation is performed by regenerative positive feedback.
턴-오프시에는 아노드 전극의 P+층(8)으로의 홀 전류 경로와 n-베이스에서 아노드 전극의 n+층(100)으로 연결되는 전자 경로가 동시에 형성되므로 아노드와 캐소드를 통해 베이스 영역에 존재하는 전자-홀 플라즈마가 효과적으로 추출될 수 있다. 따라서 p-n-p 트랜지스터(304)의 에미터 주입 효율(emitter injection efficiency)의 감소로 인해서 전류이득, α304가 현저하게 감소하고 이로 인해 n-p-n 트랜지스터(303)의 전류이득, α303도 감소시켜서 소자의 턴-오프 시간과 최대 턴-오프 능력이 향상되는 특징이 있다.During turn-off, a hole current path from the n-base to the n + layer 100 of the anode electrode is formed at the same time as the hole current path to the P + layer 8 of the anode electrode is formed at the same time. The electron-hole plasma present in the region can be effectively extracted. Therefore, the current gain, α304 is significantly reduced due to the decrease of the emitter injection efficiency of the pnp transistor 304, thereby reducing the current gain, α303 of the npn transistor 303, thereby turning off the device. And maximum turn-off capability.
제4도는 또다른 제2실시예이다.4 is another second embodiment.
제2실시예의 공정은 아노드, 전극에서 P+층(8)위에 고농도의 n형 이온을 선별적으로 확산하는 공정을 제외하고는 상기한 종래의 제1도 공정과 동일한 단계에 의해 실시된다.The process of the second embodiment is carried out by the same steps as those of the conventional first process described above, except for the selective diffusion of high concentrations of n-type ions onto the P + layer 8 at the anode and the electrode.
이 구조는 아노드 전극에서 P+층(8)과 n+층(101)의 왼쪽 모서리 영역에서 전압강하를 일으킨다.This structure causes a voltage drop in the left edge region of the P + layer 8 and the n + layer 101 at the anode electrode.
따라서 아노드 전극 모서리 영역에서 주입되는 홀 전류 밀도는 아노드 전극의 n+층(101) 증가함에 따라 감소하게 되고 턴-오프 기간 동안 저장되어 있는 많은 양의 전자들은 아노드 전극의 n+층(101)으로 집중되어 소자의 턴-오프 능력은 향상된다. 더구나 비록 아노드 전극의 P+층(8)의 왼쪽 모서리 부분의 영역이 낮은 주입으로 인해 순방향 전류 밀도는 조금 낮아지지만 이 소자는 제1 실시예 구조의 단점중의 하나인 스냅-백(snap-back)현상이 없어서 순방향 전류 특성이 기존의 구조의 특성을 따라가게 되는 장점이 있다.Therefore, the hole current density injected in the anode electrode edge region decreases as the n + layer 101 of the anode increases, and a large amount of electrons stored during the turn-off period is transferred to the n + layer 101 of the anode electrode. Is turned on to improve the turn-off capability of the device. Furthermore, although the forward current density is slightly lower due to the low implantation of the region of the left edge of the anode electrode's P + layer 8, the device is a snap-back which is one of the disadvantages of the first embodiment structure. There is no phenomenon that the forward current characteristics follow the characteristics of the existing structure.
제5도는 베이스 영역의 캐리어 수명이 2μsec 일때, 아노드 전극의 P+층(8) 길이에 대한 아노드 전극의 n+층(100)길이의 비(Lp+/Ln+)와 아노드 전극의 n+층(101)길이 (Ln+)에 따른 수평형 모스 제어 다이리스터의 I-V 특성을 비교한 것이다.5 shows the ratio (Lp + / Ln +) of the length of the anode electrode to the length of the anode electrode's n + layer 100 to the length of the anode electrode's P + layer 8 when the carrier lifetime of the base region is 2 μsec, and the n + layer 101 of the anode electrode. This is a comparison of IV characteristics of horizontal Morse control thyristors according to length (Ln +).
그래프에서 볼 수 있듯이 기존의 구조와 달리 제1실시예는 MOS영역을 지나게 되며 모스 영역에서의 on-저항은 아노드 전극의 n+층(100)의 길이에 반비례하다가 다이리스터 영역에 들어서면 아노드 전극의 n+층(100)의 길이가 증가할수록 순방향 전압강하는 증가하는 것을 볼 수 있다. 이것은 증가된 Rs에 의해서 α304, 쇼트가 더욱 작아지기 때문이다. 그러나 아노드 전극의 n+층(101)길이가 커지면 높은 턴-오프 능력과 빠른 스위칭 스피드를 얻을 수 있기 때문에 순방향 전압강하와 최대 턴-오프 능력 및 턴-오프 시간 사이에는 트레이드-오프가 존재한다. 하지만 아노드 전극의 n+층(100 과 101) 길이가 0㎛에서 30㎛로 증가할 때 단지 약 0.3V의 순방향 전압강하의 증가를 나타내므로 순방향 전압강하보다는 최대 턴-오프 능력 및 턴-오프 시간에 비중을 두어 아노드 전극의 n+층(100 과 101)을 설계해야 한다.As can be seen in the graph, unlike the conventional structure, the first embodiment passes through the MOS region, and the on-resistance in the MOS region is inversely proportional to the length of the n + layer 100 of the anode electrode, and then enters the diester region. As the length of the n + layer 100 of the electrode increases, the forward voltage drop increases. This is because α304 and short become smaller due to the increased Rs. However, as the length of the n + layer 101 of the anode electrode increases, a high turn-off capability and a fast switching speed are obtained, so there is a trade-off between the forward voltage drop, the maximum turn-off capability, and the turn-off time. However, when the length of the n + layer (100 and 101) of the anode electrode is increased from 0 μm to 30 μm, the forward voltage drop of only about 0.3V is shown, so the maximum turn-off capability and turn-off time are higher than the forward voltage drop. The n + layers 100 and 101 of the anode electrode should be designed with specific gravity at.
제2 실시예에서의 전류대 전압 특성은 종래의 구조와 특성이 비슷하지만 높은 전류 밀도 영역에서 전류 포화 현상이 종래구조보다 향상됨을 보인다.The current versus voltage characteristics in the second embodiment are similar to those of the conventional structure, but show that the current saturation phenomenon is improved in the high current density region over the conventional structure.
그 이유는 종래 구조와 제1 실시예에서는 도통 상태에서 전류 전도 길이 가장 짧기 때문에 홀 주입의 양이 전체 P+ 아노드 영역 중 가장 큰 부분을 차지하지만 제2 실시예에서는 이 부분의 홀 주입이 현저히 감소되기 때문으로 분석된다. 종래의 모스제어 다이리스터, LP+/Ln+=30㎛/15㎛인 제1실시예 그리고 Ln+=2.5㎛인 제2 실시예의 순방향 전압 강하는 각각 1.58, 1.73, 1.76V로 관찰되었다.The reason is that in the conventional structure and the first embodiment, since the current conduction length is the shortest in the conduction state, the amount of hole injection occupies the largest portion of the entire P + anode region, but in the second embodiment, the hole injection of this portion is significantly reduced. Because it is analyzed. The forward voltage drops of the conventional Morse-controlled thyristors, the first embodiment with L P + / L n + = 30 μm / 15 μm and the second embodiment with L n + = 2.5 μm, were observed to be 1.58, 1.73, and 1.76 V, respectively.
제6도에서는 초기 전류가 100A/㎠ 일때 소수 캐리어 수명이 2μsec에서의 아노드 전극의 P+층(8) 길이에 대한 아노드 전극의 n+층(100) 길이의 비(LP+/Ln+)와 아노드 전극의 n+층(101) 길이(Ln+)에 따른 수평형 모스제어 다이어스터의 턴-오프 특성을 나타낸 것이다.In FIG. 6, when the initial current is 100 A / cm 2, the ratio (L P + / L n + ) of the length of the anode electrode to the length of the anode electrode n + layer 100 with respect to the length of the anode electrode P + layer 8 at 2 μsec is shown. The turn-off characteristic of the horizontal Morse control diaster is shown according to the length L n + of the n + layer 101 of the anode.
스위칭 특성을 분석하기 위해서 게이트 전압을 50nsec 동안 단계적으로 15V에서 -20V로 다운 시켰다.To analyze the switching characteristics, the gate voltage was stepped down from 15V to -20V for 50nsec.
종래의 구조인 경우 잔루 전류가 줄어들 때까지 약 8μsec 정도의 턴-오프 시간이 걸린 반면 제1실시예 구조에서는 Lp+/Ln+이 30㎛/15㎛롤 변함에 따라 2.5에서 1.4μsec 줄었다. 이것은 종래의 구조에서는 홀이 아노드층의 P+층(8)으로 추출되지만 베이스 영역에 존재하는 전자가 추출될 수 있는 경로가 존재하지 않기 때문에 전자-홀 플라즈마의 제거가 재결합 과정에 큰 영향을 받고 전류가 상대적으로 길다. 반면에 전자가 추출될 수 있는 경로를 만들어준 제1실시예는 소수 캐리어 수명이 크게 영향을 받지 않으며 Ln+가 커질수록 식(1)과 같이 α304, 쇼트는 더욱 감소하여 턴-오프 시간이 더욱 줄어든다. 제2실시예에서도 비교적 빠른 턴-오프 특성을 나타냈지만 제1실시예의 경우 보다는 두드러지지 않다.In the conventional structure, a turn-off time of about 8 μsec is required until the residual current decreases, while in the first embodiment, L p + / L n + is reduced from 2.5 μm to 1.4 μsec as the roll size changes to 30 μm / 15 μm. This is because in the conventional structure, the hole is extracted to the P + layer 8 of the anode layer, but the removal of the electron-hole plasma has a great effect on the recombination process because there is no path from which electrons in the base region can be extracted. Receiving current is relatively long. On the other hand, in the first embodiment which makes the path from which electrons can be extracted, the minority carrier lifetime is not significantly affected, and as L n + increases, α304 and short decrease as shown in Equation (1). Decreases. Although the second embodiment showed a relatively fast turn-off characteristic, it was not more prominent than in the first embodiment.
제7도는 턴-오프 기간 중 약 3μsec 부근에서 전류 흐름을 도시한 것이다. 제1실시예에서는 약화된 p-n-p 트랜지스터(304)의 전류이득으로 인해 아노드 전극의 P+층(8)에서의 홀 주입이 적고 많은 양의 전자가 아노드 전극의 n+층(100)으로 추출되고 있고 제2실시예의 경우는 저장된 캐리어가 아노드전극의 P+층(8)의 모서리 부분으로 집중되고 있음을 알 수 있다. 반면에 종래의 구조에서는 기생 p-n-p 트랜지스터(304)가 아직도 활발히 동작하고 있고 느린 재결합 과정으로 인해 아직도 소자의 전체를 통하여 많은 양의 전류가 흐르고 있음을 알 수 있다. 따라서 제1실시예에서는 캐리어의 수명(lifetime)의 변화에 민감하지 않는 비교적 빠른 스위칭 스피드를 얻을 수 있음을 알 수 있다.7 shows the current flow in the vicinity of about 3 μsec during the turn-off period. In the first embodiment, due to the current gain of the weakened pnp transistor 304, there is little hole injection in the P + layer 8 of the anode electrode and a large amount of electrons are extracted to the n + layer 100 of the anode electrode. In the case of the second embodiment, it can be seen that the stored carrier is concentrated at the corner portion of the P + layer 8 of the anode electrode. On the other hand, in the conventional structure, it can be seen that the parasitic p-n-p transistor 304 is still active and a large amount of current is still flowing through the entire device due to the slow recombination process. Therefore, in the first embodiment, it can be seen that a relatively fast switching speed is obtained which is not sensitive to changes in the lifetime of the carrier.
제8도는 순방향 전압강하와 최대 제어 가능 전류 그래프이다.8 is a graph of forward voltage drop and maximum controllable current.
수평형 모스 제어 다이리스터에서 가장 중요한 파라미터 중의 하나는 최대 제어 가능 전류인데, 이것은 소자가 턴-오프 할 수 없는 온-상태에서의 최대 전류를 말한다. 실시예에서 최대 제어가능 전류 Imcc는 P-채널 DMOS의 채널저함 Rpch, 변조된 P- 베이스저항 Rp 및 p-n-p 트랜지스터(304)의 전류이득 α304, 쇼트에 의해 다음과 같이 결정된다.One of the most important parameters in a horizontal Morse-controlled thyristor is the maximum controllable current, which is the maximum current in the on-state that the device cannot turn off. In an embodiment the maximum controllable current Imcc is determined by the channel loss Rpch of the P-channel DMOS, the modulated P-base resistor Rp and the current gain α304, short of the p-n-p transistor 304 as follows.
여기서 Von은 n-p-n 트랜지스터(303)의 p-베이스(3)/n-웰(4) 접합을 순방향으로 유지시킬 수 있는 최소전압이다. 위식에서 알 수 있듯이 Imcc를 크게 하기 위해서는 짧은 채널 DMOS와 낮은 저항의 p-베이스가 요구되며 α304, 쇼트가 α304로 대체되는 종래의 구조보다 병렬 저항 Rs의 효과로 인해 훨씬 향상된 턴-오프 능력을 얻을 수 있다.Where Von is the minimum voltage that can hold the p-base 3 / n-well 4 junction of the n-p-n transistor 303 in the forward direction. As can be seen from the above equation, to increase the imcc requires a short channel DMOS and a low resistance p-base, and much improved turn-off capability is obtained due to the effect of parallel resistance Rs than the conventional structure where α304 and short are replaced by α304. Can be.
제1실시예의 최대 제어 가능 전류밀도는 아노드 전극의 P+층(8)길이에 대한 아노드 전극의 n+층(100) 길이의 비가 15㎛/30㎛일때 630A/㎠이상 달성되었는데 반해 종래의 수평형 모스 제어 다이리스터는 138A/㎠으로 나타났다. 제2실시예도 역시 아노드 전극의 n+층(101)의 길이에 따라서 향상된 턴-오프 전류 능력을 보였는데 이것은 기생 p-n-p 트랜지스터(304)의 감소된 아노드 주입 효과와 연관된 것이다.The maximum controllable current density of the first embodiment was achieved by more than 630 A / cm 2 when the ratio of the length of the anode electrode's n + layer 100 to the length of the anode electrode's P + layer 8 was 15 µm / 30 µm. The equilibrium Morse control thyristors were found to be 138 A / cm 2. The second embodiment also showed improved turn-off current capability along the length of the n + layer 101 of the anode electrode, which is associated with the reduced anode implantation effect of the parasitic p-n-p transistor 304.
제9도는 두가지 실시예에서의 순방향 전압 강하와 턴-오프 시간사이의 트레이드-오프 곡선이다. 도면에서와 같이 제1실시예는 제2실시예보다 더 나은 트레이드-오프를 보이고 있으며 Lp+/Ln+이 45㎛/0㎛에서 15㎛/30㎛로 변함에 따라서 0.34V의 순방향 전압강하의 손해에도 불구하고 턴-오프 시간이 1/4 감소하며 턴-오프 전류 능력이 4.5배 증가함을 알 수 있다.9 is a trade-off curve between the forward voltage drop and the turn-off time in two embodiments. As shown in the figure, the first embodiment shows a better trade-off than the second embodiment, and the forward voltage drop of 0.34 V is reduced as L p + / L n + changes from 45 μm / 0 μm to 15 μm / 30 μm. Despite the losses, the turn-off time is reduced by a quarter and the turn-off current capability is increased by 4.5 times.
제10도는 종래의 구조 및 제1 실시예와 제2 실시예의 경우에서 n-베이스의 드리프트 영역의 길이, Ld와 아노드 전극의 P+층(8) 길이에 대한 아노드 전극의 n+층(100)길이의 비의 함수에 대하여 2V의 아노드 전압에서의 순방향 전류밀도와 최대 제어가능 전류밀도의 관계를 설명하고 있다. 표시된 전류 면적은 소자의 순방향 전류밀도 및 턴-오프 전류 능력을 반영한다. 제10도에서 확인할 수 있듯이 제1실시예의 구조는 기존의 구조보다 우수한 성능을 얻을 수 있음을 알 수 있다. 또한 우수한 순방향 전류밀도 및 턴-오프 전류 능력에 부가하여, 순방향 차단 전압(blocking voltage)은 단락회로 p-n-p 트랜지스터(304)의 BVces로 결정되는바, 전류 이득의 감소로 종래의 수평형 모스 제어 다이리스터 보다 높아진다.10 shows the conventional structure and the n + layer 100 of the anode electrode with respect to the length of the drift region of the n− base, L d and the length of the P + layer 8 of the anode electrode in the case of the first and second embodiments. The relationship between the forward current density and the maximum controllable current density at an anode voltage of 2V is described as a function of the ratio of lengths The displayed current area reflects the device's forward current density and turn-off current capability. As can be seen in Figure 10 it can be seen that the structure of the first embodiment can obtain a superior performance than the conventional structure. In addition to the excellent forward current density and turn-off current capability, the forward blocking voltage is determined by the BVces of the short-circuit pnp transistor 304, reducing the current gain of the conventional horizontal MOS control thyristors. Higher.
상기한 바와 같은 본 발명에 따르면, 종래의 수평형 모스 제어 다이리스터와 실시예에서 제시한 단락된 아노드 모스 제어 다이리스터를 비교할 때 0.34V의 순방향 전압 강하의 손해는 있었지만 턴-오프 시간은 사분의 일 가량 줄일 수 있었고 가장 중요한 변수인 최대 제어가능 전류밀도는 4.5배 증가하였다. 따라서 상기에서 제안한 단락된 아노드 구조들을 적용하면 전력 반도체 소자에서 널리 쓰이고 있는 전자 소자와 같은 수명 조절 효과와 더불어 소자의 스위칭 속도 및 턴-오프 전류능력 향상 시킬 수 있는 소자로서 이용할 수 있는 효과가 있다.According to the present invention as described above, when comparing the conventional horizontal MOS control thyristors with the shorted anode MOS control thyristors presented in the embodiment, there was a loss of a forward voltage drop of 0.34V, but the turn-off time is four minutes. The maximum controllable current density, which is the most important variable, increased by 4.5 times. Therefore, applying the above-mentioned shorted anode structure has the effect of improving the switching speed and turn-off current capability of the device, as well as the life control effect of the electronic device widely used in power semiconductor devices. .
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above has been limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950003505A KR0149779B1 (en) | 1995-02-21 | 1995-02-21 | A lateral mos controlled thyristor for improving turn off current capacities |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950003505A KR0149779B1 (en) | 1995-02-21 | 1995-02-21 | A lateral mos controlled thyristor for improving turn off current capacities |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960032766A KR960032766A (en) | 1996-09-17 |
| KR0149779B1 true KR0149779B1 (en) | 1998-10-01 |
Family
ID=19408624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950003505A KR0149779B1 (en) | 1995-02-21 | 1995-02-21 | A lateral mos controlled thyristor for improving turn off current capacities |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0149779B1 (en) |
-
1995
- 1995-02-21 KR KR1019950003505A patent/KR0149779B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032766A (en) | 1996-09-17 |
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