KR0147774B1 - Capacitor manufacturing method - Google Patents
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Abstract
본 발명은 캐패시터의 전하저장전극의 하부에 언더컷 현상을 유발시켜 전극의 하부까지도 캐패시터로 사용할 수 있도록 하는 캐패시터 제조방법에 있어서, 예정된 전하저장전국 형성부위에 다결정실리콘막(13)을 형성하는 단계 : 상기 다결정실리콘막(13)에 불순물을 도핑하되 전국의 하부가 상부에 비해 높은 도핑농도를 갖도록 불순물을 도피하는 단계 : 상기 불순물 도핑된 다결정실리콘막(13)을 건식식각하는 단계를 포함하여 이루어짐으로써 전하저장전극의 하부까지도 캐패시터로 사용할 수 있으므로 용량이 크게 증대되며, 아울러 고농도로 도핑된 전하저장전극 제거시 잔류물의 제거에도 효과적이다.The present invention provides a method of manufacturing a capacitor in which an undercut phenomenon is caused in a lower portion of a charge storage electrode of a capacitor so that the bottom of the electrode can be used as a capacitor, the method comprising: forming a polysilicon film 13 on a predetermined charge storage nation formation site: Doping an impurity into the polysilicon film 13, but avoiding the impurity so that the lower part of the whole country has a higher doping concentration than the upper part: by etching the impurity doped polysilicon film 13 by dry etching Since the lower part of the charge storage electrode can be used as a capacitor, the capacity is greatly increased, and it is also effective in removing residues when removing the highly doped charge storage electrode.
Description
제 1 도는 종래 기술에 따라 형성된 캐패시터의 구조를 나타내는 단면도.1 is a cross-sectional view showing the structure of a capacitor formed according to the prior art.
제 2 도는 본 발명의 일실시예에 따라 형성된 캐패시터의 구조를 나타내는 단면도.2 is a cross-sectional view showing a structure of a capacitor formed according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1, 11 : 하층막 2, 12 : 절연막1, 11: lower layer film 2, 12: insulating film
3, 13 : 하부전극 4, 14 : ONO 유전막3, 13: lower electrode 4, 14: ONO dielectric film
5, 15 : 상부전극5, 15: upper electrode
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 고집적 반도체 장치의 전하저장 용량을 효과적으로 증대시킬 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for effectively increasing the charge storage capacity of a highly integrated semiconductor device.
범용의 반도체 메모리 소자인 디램(DRAM)의 집적화와 관련한 중요한 요인으로는 셀(cell)의 면적 감소와 그에 따른 전하저장 용량 확보의 한계를 들 수 있다. 반도체 집적회로로 고집적화를 달성하기 위해서는 칩과 셀의 단위 면적 감소는 필연적이고, 이에 따라 고도의 공정기술 개발과 함께 소자의 신뢰성 및 셀의 전하저장 용량확보는 절실한 해결 과제가 되고 있다.An important factor related to the integration of DRAM, which is a general-purpose semiconductor memory device, may include a reduction in the area of a cell and consequent limitation in securing charge storage capacity. In order to achieve high integration with semiconductor integrated circuits, it is inevitable to reduce the unit area of chips and cells. Accordingly, with the development of advanced process technology, securing the reliability of the device and securing the charge storage capacity of the cell are an urgent problem.
전하저장 용량을 확보하기 위한 노력으로 캐패시터의 유효 표면적을 늘리거나 고유전 박막을 사용하는 방법이 있는데, 고유전 박막의 개발은 아직 소자에 적용할 단계에 있지 못하여 일정 수준 이상의 전하저장 용량을 확보하기 위해서 캐패시터의 유효 표면적을 늘리는 연구가 활발하다.In an effort to secure charge storage capacity, there is a method of increasing the effective surface area of a capacitor or using a high-k dielectric thin film. The development of a high-k dielectric thin film has not yet been applied to the device. In order to increase the effective surface area of a capacitor, studies are actively conducted.
제 1 도는 종래 기술에 따라 형성된 캐패시터 구조를 나타내는 단면도이다. 제 1 도를 참조하여 종래의 캐패시터 제조 방법을 설명한다.1 is a cross-sectional view showing a capacitor structure formed according to the prior art. Referring to FIG. 1, a conventional capacitor manufacturing method will be described.
하층막(1) 상에 절연막(2)을 형성하고 절연막(2)을 선택적으로 제거하여 하부전극과 연결될 하층막(1) 부분을 노출시킨다. 이어서, 다결정 실리콘막을 증착하고, 4.0E15/㎠ 및 60Kev 조건으로 다결정 실리콘막에 이온을 주입하고 마스크 및 식각 공정을 실시하여 캐패시터의 하부전극(3)을 형성한다. 이어서, 상기 하부전극(3) 상에 ONO유전막(4)을 형성하고 ONO유전막(4) 상에 상부전극(5)을 형성한다.An insulating film 2 is formed on the lower layer film 1 and the insulating film 2 is selectively removed to expose a portion of the lower layer film 1 to be connected to the lower electrode. Subsequently, a polycrystalline silicon film is deposited, ions are implanted in the 4.0E15 / cm 2 and 60 Kev conditions, and a mask and an etching process are performed to form the lower electrode 3 of the capacitor. Subsequently, an ONO dielectric film 4 is formed on the lower electrode 3, and an upper electrode 5 is formed on the ONO dielectric film 4.
전술한 바와 같이 형성되는 캐패시터는 수직형 구조이므로 전하저장 용량을 증대시키기 위해서는 전극의 폭 또는 길이를 증대시켜야 하는데, 고도의 공정 기술 개발에도 불구하고 칩과 셀의 면적 감소에 따라 전하저장 용량의 확보가 어려운 실정이다.Since the capacitor formed as described above is a vertical structure, it is necessary to increase the width or length of the electrode in order to increase the charge storage capacity. Despite the development of advanced process technology, the charge storage capacity is secured as the area of the chip and the cell is reduced. Is difficult.
또한 습식식각(7:1 BOE 또는 50:1 BOE 등) 공정을 통해 하부전극(3)아래의 절연막(2)을 제거함으로써 면적을 확대하여 전하저장 용량을 증가시킬 수도 있으나, 절연막(2)의 두께의 한계로 인해 크게 실효를 얻을 수 없다.In addition, by removing the insulating film 2 under the lower electrode 3 through a wet etching process (eg, a 7: 1 BOE or a 50: 1 BOE), the charge storage capacity may be increased by increasing the area. Due to the limitation of thickness, it is not possible to obtain significant effectiveness.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 제조 공정이 단순하면서도 제한된 면적에서 하부전극의 유효 표면적을 증가시킬 수 있는 캐패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, the object of the present invention is to provide a capacitor manufacturing method that can increase the effective surface area of the lower electrode in a simple and limited area of the manufacturing process.
상기 목적을 달성하기 위한 본 발명의 층간절연막 상에 다결정 실리콘막을 형성하는 제1 단계 ; 상기 다결정 실리콘막 내에 이온을 주입하는 제2 단계 ; 상기 다결정 실리콘막을 열처리하여, 상부에서 하부로 갈수록 이온 농도가 높아지는 다결정 실리콘막을 형성하는 제3 단계 ; 상기 다결정 실리콘막을 등방성 건식식각하여 패터닝하되, 그 측별의 하부에 언더컷(under cut)을 갖는 하부전극을 형성하는 제4 단계 ; 상기 하부전극 상에 유전막을 형성하는 제5 단계 ; 및 상기 유전막 상에 상부전극을 형성하는 제6 단계를 포함하여 이루어지는 캐패시터 제조 방법을 제공한다.A first step of forming a polycrystalline silicon film on the interlayer insulating film of the present invention for achieving the above object; A second step of implanting ions into the polycrystalline silicon film; Heat treating the polycrystalline silicon film to form a polycrystalline silicon film having an ion concentration higher from the top to the bottom; A fourth step of patterning the polycrystalline silicon film by isotropic dry etching and forming a lower electrode having an under cut under the side of the side; A fifth step of forming a dielectric film on the lower electrode; And a sixth step of forming an upper electrode on the dielectric layer.
본 발명은 캐패시터의 하부전극을 이루는 다결정 실리콘막 내에 이온을 주입한 후, 열처리를 실시하여 다결정 실리콘막 내의 농도분포가 상부에서 하부로 갈수로 높아지도록 함으로써, 하부전극을 형성하기 위한 건식식각에서 하부전극 측벽 하부에 언더컷(under cut)이 발생하도록 하부전극의 표면적을 증가시키는 방법이다.The present invention implants ions into the polycrystalline silicon film forming the lower electrode of the capacitor, and then performs a heat treatment to increase the concentration distribution in the polycrystalline silicon film from the top to the bottom, thereby forming a lower electrode in the dry etching process for forming the lower electrode. The surface area of the lower electrode is increased so that an under cut occurs under the electrode sidewall.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예을 첨부된 도면 제 2 도를 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings to describe in detail enough that a person having ordinary skill in the art may easily implement the technical idea of the present invention. do.
먼저, 하층막(11)상에 절연막(12)을 형성하고, 절연막(12)을 선택적으로 제거하여 하부전극과 연결될 하층막(11) 부분을 노출시킨다. 이어서, 다결정 실미콘막을 증착하고, 4.0E15/㎠ 및 60Kev 조건으로 다결정 실리콘막에 이온을 주입한 후, 900℃ 내지 1100℃의 온도에서 열처리를 실시하여 다결정 실리콘막 하부가 상부에 비해 높은 이온 농도를 갖도록 한다. 즉, 상기 절연막(12)과 가까워질수록 다결정 실리콘막내의 이온 농도가 높아지도록 한다. 이때, 다결정 실리콘막의 면저항은 20 Ω/㎠이하가 되도록 한다.First, an insulating film 12 is formed on the lower layer film 11, and the insulating film 12 is selectively removed to expose a portion of the lower layer film 11 to be connected to the lower electrode. Subsequently, a polysilicon film was deposited, and ion was implanted into the polycrystalline silicon film under conditions of 4.0E15 / cm 2 and 60 Kev, followed by heat treatment at a temperature of 900 ° C. to 1100 ° C., whereby the lower portion of the polycrystalline silicon film had a higher ion concentration than the top. To have. That is, the closer to the insulating film 12, the higher the ion concentration in the polycrystalline silicon film. At this time, the sheet resistance of the polycrystalline silicon film is set to 20 kW / cm 2 or less.
다음으로, 캐패시터의 하부전극을 정의하는 마스크 패턴(도시하지 않음)을 형성하고, C1, He 등의 식각가스를 이용하여 상기 다결정 실리콘막을 등방성 건식식각하여 하부전극(13)을 형성한다. 상기 다결정 실리콘막은 하부의 이온 농도가 상부의 이온 농도 보다 높기 때문에 하부의 식각율이 상부의 식각율에 비하여 크다. 따라서, 등방성 건식식각시 하부전극(13)의 측벽 하부에 언더컷이 발생하여 하부전극(13)의 표면적이 증가됨으로써 전하저장 용량을 늘릴 수 있다. 이어서, 상기 마스크 패턴을 제거하고 하부전극(13) 상에 ONO유전막(14) 및 상부전극(15)을 차례로 형성한다.Next, a mask pattern (not shown) defining the lower electrode of the capacitor is formed, and the lower electrode 13 is formed by isotropic dry etching the polycrystalline silicon film using an etching gas such as C1 or He. In the polycrystalline silicon film, since the lower ion concentration is higher than the upper ion concentration, the lower etch rate is higher than the upper etch rate. Accordingly, undercut is generated under the sidewall of the lower electrode 13 during isotropic dry etching, thereby increasing the surface area of the lower electrode 13, thereby increasing the charge storage capacity. Subsequently, the mask pattern is removed and the ONO dielectric layer 14 and the upper electrode 15 are sequentially formed on the lower electrode 13.
상기와 같이 이루어지는 본 발명은 하부전극의 표면적을 증가시킴으로써 전하저장 용량이 크게 증대되며, 아울러 고농도로 도핑된 다결정 실리콘막을 식각하여 하부전극을 형성함으로써 식각 잔류물의 발생을 억제할 수 있다.According to the present invention as described above, the charge storage capacity is greatly increased by increasing the surface area of the lower electrode, and the etching residue can be suppressed by forming the lower electrode by etching the heavily doped polycrystalline silicon film.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
Claims (6)
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| KR1019940013652A KR0147774B1 (en) | 1994-06-16 | 1994-06-16 | Capacitor manufacturing method |
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| KR960002835A KR960002835A (en) | 1996-01-26 |
| KR0147774B1 true KR0147774B1 (en) | 1998-08-01 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000014108A (en) * | 1998-08-17 | 2000-03-06 | 윤종용 | Semiconductor capacitor and fabricating method of the same |
-
1994
- 1994-06-16 KR KR1019940013652A patent/KR0147774B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR20000014108A (en) * | 1998-08-17 | 2000-03-06 | 윤종용 | Semiconductor capacitor and fabricating method of the same |
Also Published As
| Publication number | Publication date |
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| KR960002835A (en) | 1996-01-26 |
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