KR0147651B1 - Bicmos device and its manufacture - Google Patents
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Abstract
바이 씨 모스장치 및 그 제조방법에 대해 기재되어 있다.A bi CMOS device and a manufacturing method thereof are described.
이는 반도체기판 상에 바이폴라 트랜지스터의 에미터 영역과 접속하고, 자연산화막의 파괴가 높은 N형 불순물이 주입된 다결정실리콘으로 구성된 에미터전극 및 반도체기판 상에 N형 모스 트랜지스터의 소오스/드레인영역과 접속하고, 에미터전극과 동일한 불순물이 주입되었으며, 에미터전극의 다결정실리콘막보다 얇은 두께의 다결정실리콘막으로 구성된 소오스/드레인 전극을 구비하는 것을 특징으로 한다.It is connected to the emitter region of a bipolar transistor on a semiconductor substrate, and is formed of an emitter electrode composed of polycrystalline silicon implanted with N-type impurities having high destruction of a natural oxide film, and a source / drain region of an N-type MOS transistor on a semiconductor substrate. In addition, the same impurity as the emitter electrode is implanted, and a source / drain electrode composed of a polysilicon film having a thickness thinner than that of the emitter electrode.
따라서, 공정의 추가없이 소오스/드레인전극의 낮은 접촉저항과 에미터 영역을 얕은 접합으로 구현할 수 있다.Thus, the low contact resistance of the source / drain electrodes and the emitter region can be realized by a shallow junction without additional process.
Description
제1a도 내지 제1d도는 종래의 일반적인 바이 씨 모스장치 및 그 제조방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional general bi CMOS device and a method of manufacturing the same.
제2도는 본 발명의 일 실시예에 의한 바이 씨 모스장치를 도시한 단면도이다.2 is a cross-sectional view showing a bi CMOS device according to an embodiment of the present invention.
제3a도 내지 제3d도는 본 발명의 제1실시예에 의한 바이 씨 모스장치의 제조방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a bi CMOS device according to a first embodiment of the present invention.
제4a도 내지 제4c도는 본 발명의 제2실시예에 의한 바이 씨 모스장치의 제조방법을 설명하기 위한 단면도들이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a bi CMOS device according to a second exemplary embodiment of the present invention.
제5a도 및 제5b도는 다결정실리콘막의 두께에 따라 실리콘기판으로 확산되는 인(P)의 확산거리를 비교하기 위한 그래프이다.5A and 5B are graphs for comparing the diffusion distance of phosphorus (P) diffused to a silicon substrate according to the thickness of the polycrystalline silicon film.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10:반도체기판 12,14:N형 및 P형 매몰층10: semiconductor substrate 12, 14: N-type and P-type buried layer
16,18:P형 및 N형 웰 20:필드산화막16,18: P-type and N-type wells 20: field oxide film
22:게이트절연막 24:게이트전극22: gate insulating film 24: gate electrode
25:스페이서 26,28:소오스/드레인25: Spacer 26, 28: source / drain
30:베이스영역 32:콜렉터영역30: base area 32: collector area
34,38,56:층간절연층 36:저항34, 38, 56: interlayer insulating layer 36: resistance
40,52:소오스/드레인전극 44,53,54:에미터전극40, 52: source / drain electrodes 44, 53, 54: emitter electrodes
62:배선62: wiring
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 얕은 접합(shallow junction) 및 낮은 접촉저항을 구현할 수 있는 바이 씨 모스(BiCMOS) 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a BiCMOS device capable of implementing a shallow junction and low contact resistance, and a method for manufacturing the same.
대규모 집적회로의 설계에서 중요한 관점은 어떻게 회로의 동작속도를 높이며, 또 회로에 포함되는 소자의 갯수가 늘어나더라도 전체회로에서 방출되는 열량을 어떻게 일정한 범위내로 줄이는가 하는 것이다.An important aspect in the design of large scale integrated circuits is how to speed up the operation of the circuit and how to reduce the amount of heat emitted from the entire circuit within a certain range even if the number of elements included in the circuit increases.
통상, 바이폴라 회로에서는 게이트(gate)의 지연시간을 줄일 수 있으나, 방출열량이 많아 하나의 칩에 집적할 수 있는 트랜지스터의 갯수에 제약을 받게 되며, 씨모스(Complementary MOS; 이하 CMOS라 칭함)회로의 경우에는 회로에서 발생하는 열량을 극소화시킬 수 있어 전력소모의 측면에서는 매우 유리하지만, 용량성 부하를 충방전시키는 데에는 CMOS 트랜지스터의 자체 전류 구동능력이 작아서 동작 속도에 제한을 갖는다.In general, in a bipolar circuit, a delay time of a gate can be reduced, but a large amount of heat is emitted, thereby limiting the number of transistors that can be integrated in a single chip, and a CMOS circuit (hereinafter referred to as CMOS) circuit. In this case, the amount of heat generated in the circuit can be minimized, which is very advantageous in terms of power consumption. However, in order to charge and discharge the capacitive load, the CMOS transistor's own current driving capability is small, which limits the operation speed.
근래에는 하나의 칩에 바이폴라 소자와 CMOS 소자를 동시에 제조하는 바이 씨 모스(이하, BiCMOS라 칭함) 기술이 개발되어, 여러가지 통신용 집적회로와 비디오 테이프 레코더(VTR) 또는 카메라에 쓰이는 집적회로등에 실용화되고 있으며, 게이트 어레이(gate array) 및 기억소자에도 응용되고 있다. 이와 같은 소자들은 고밀도를 요구하는 부분에는 CMOS를, 그리고 고속을 필요로 하는 부분에는 바이폴라 소자를 사용함으로써 고속과 동시에 고집적 소자를 얻고 있다.Recently, Bi-CMOS (hereinafter referred to as BiCMOS) technology, which manufactures bipolar devices and CMOS devices simultaneously, has been developed on a single chip, and has been applied to various communication integrated circuits, video tape recorders (VTRs), and integrated circuits used in cameras. It is also applied to gate arrays and memory devices. Such devices use high-speed and high-density devices by using CMOS for high-density parts and bipolar devices for high-speed parts.
반도체 직접회로 장치에서는 소자들의 동작속도를 빠르게 하기 위하여, CMOS 트랜지스터는 채널의 길이를 짧게 하며, 바이폴라 트랜지스터는 에미터(emitter) 영역과 콜렉터(collector) 영역 사이에 위치한 베이스(base) 영역의 폭을 짧게 함으로써 고속을 달성하고 있으며, 높은 전류이득 특성을 얻기 위해서는 에미터 영역의 불순물 농도를 높게 하고 있다.In a semiconductor integrated circuit device, in order to increase the operation speed of devices, a CMOS transistor shortens a channel length, and a bipolar transistor reduces the width of a base region located between an emitter region and a collector region. Higher speeds are achieved by shortening, and impurity concentrations in the emitter region are increased in order to obtain high current gain characteristics.
이와 같은 목적을 달성하기 위한 효과적인 제조방법으로는, 실리콘기판 상에 형성된 절연층의 개구부에 다결정실리콘층을 적층하고, 상기 다결정실리콘에 불순물을 주입하여 후속 열공정에 의해 다결정실리콘에 주입된 불순물이 실리콘기판으로 확산되도록 하여 에미터영역의 접합깊이(Junction Depth)를 얕게 조절함으로써 베이스영역의 폭을 짧게 만들 수 있다. 이에 주입되는 불순물로서는, 얕은 접합(shallow junction)을 얻기 위해 아세닉(As) 또는 안티몬(Sb)과 같은 열 확산계수가 작은 불순물을 주입하여, 열공정이 진행될 때 퍼져나가는 확산거리를 짧게하는 방법을 사용한다. 그러나, 공정의 단순화를 위하여, 동일한 다결정실리콘층을 사용하여 CMOS 트랜지스터의 소오스/드레인 영역에 접속된 소오스/드레인전극을 형성하면, 아세닉(As) 또는 안티몬(Sb)의 자연산화막 파괴효과가 작아 접촉창의 접촉저항이 증가하게 되어 소자의 동작속도를 열화시키게 되므로, 자연산화막 파괴효과가 높은 인(P)을 주입하여 접촉저항을 낮추게 된다. 그러나, 인(P)은 열확산계수가 크기때문에 얕은 접합을 형성할 수 없어 바이폴라 트랜지스터의 에미터영역에는 사용할 수 없는 문제점이 있다. 따라서, 바이폴라 트랜지스터의 에미터영역과 소오스/드레인전극의 전기적인 특성을 만족시키면서 바이 씨 모스장치를 제조하기 위해서는, 바이폴라 트랜지스터의 에미터영역에 접속된 다결정실리콘층에는 아세닉(As) 또는 안티몬(Sb)을, 소오스/드레인영역과 접속된 다결정실리콘층에는 인(P)을 주입한다. 그러나, 이와 같은 방법은 서로 다른 불순물을 주입하기 때문에, 사진공정이 추가로 늘어나는 문제점을 안고 있다.As an effective manufacturing method for achieving the above object, a polycrystalline silicon layer is laminated in an opening of an insulating layer formed on a silicon substrate, and impurities are injected into the polycrystalline silicon to inject impurities into the polysilicon by a subsequent thermal process. It is possible to shorten the width of the base region by allowing the diffusion of the silicon substrate to shallowly adjust the junction depth of the emitter region. As impurities to be injected therein, a method of shortening the diffusion distance spreading when the thermal process is performed by injecting impurities having a small thermal diffusion coefficient such as an asic (As) or antimony (Sb) to obtain a shallow junction. use. However, in order to simplify the process, when the source / drain electrodes connected to the source / drain regions of the CMOS transistors are formed using the same polysilicon layer, the natural oxide film destruction effect of the asnic (As) or antimony (Sb) is small. Since the contact resistance of the contact window is increased to deteriorate the operating speed of the device, the contact resistance is lowered by injecting phosphorus (P) having a high natural oxide destruction effect. However, since phosphorus (P) has a large thermal diffusion coefficient, a shallow junction cannot be formed, and thus, phosphorus (P) cannot be used in the emitter region of a bipolar transistor. Therefore, in order to fabricate the bi-MOS device while satisfying the electrical characteristics of the emitter region and the source / drain electrodes of the bipolar transistor, the polysilicon layer connected to the emitter region of the bipolar transistor has an ascetic (As) or antimony ( Phosphorus (P) is injected into Sb) into the polysilicon layer connected to the source / drain regions. However, such a method injects different impurities, and thus has a problem of further increasing the photographic process.
제1a도 내지 제1d도는 종래의 일반적인 BiCMOS 장치의 제조방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a conventional general BiCMOS device.
제1a도를 참조하면, 반도체기판(10)에 N형 및 P형의 매몰츨(12 및 14)을 형성하는 공정, 상기 매몰층 상에 에피택셜(epitaxial)층을 형성하는 공정, 상기 에피택셜층에 P형 및 N형 웰(16 및 18)을 형성하는 공정, 상기 반도체기판의 비활성영역에 소자분리를 위한 필드산화막(20)을 형성하는 공정, 결과물 전면에 얇은 게이트산화막(22)을 형성하는 공정, 상기 게이트 산화막 상에 게이트 전극(24)을 형성하는 공정, 상기 게이트전극의 측벽에 스페이서(25)를 형성하는 공정, 상기 게이트전극 및 필드산화막을 마스크로 하여 반도체기판에 N형 및 P형 불순물을 각각 이온주입하여 소오스/드레인(26 및 28), 바이폴라 트랜지스터의 베이스영역(30) 및 콜렉터영역(32)을 형성하는 공정으로 진행된다.Referring to FIG. 1A, a process of forming N-type and P-type buried patches 12 and 14 on a semiconductor substrate 10, a process of forming an epitaxial layer on the buried layer, and the epitaxial layer Forming p-type and n-type wells 16 and 18 in the shir layer, forming a field oxide film 20 for device isolation in an inactive region of the semiconductor substrate, and forming a thin gate oxide film 22 on the entire surface of the resultant Forming a gate electrode 24 on the gate oxide film, forming a spacer 25 on the sidewalls of the gate electrode, and forming N-type and P-type semiconductor substrates using the gate electrode and the field oxide film as masks. Ion implantation of each type impurity proceeds to a process of forming the source / drain 26 and 28, the base region 30 and the collector region 32 of the bipolar transistor.
제1b도를 참조하면, 결과물 전면에 절연물질을 침적하여 제1절연층(34)을 형성하는 공정 및 상기 제1절연층 상에 다결정실리콘을 침적한 후 패터닝하여 저항(36)을 형성하는 공정으로 진행된다.Referring to FIG. 1B, a process of forming a first insulating layer 34 by depositing an insulating material on the entire surface of the resultant, and depositing and patterning polycrystalline silicon on the first insulating layer to form a resistor 36. Proceeds to.
제1c도를 참조하면, 결과물 전면에 절연물질을 침적하여 제2절연층(38)을 형성하는 공정, 상기 제1 및 제2 절연층을 부분적으로 식각하여 접촉창을 형성하는 공정, 결과물 전면에 다결정실리콘을 적충한 후 사진식각함으로써 소오스/드레인 영역과 접속하는 전극(40) 및 바이폴라 트랜지스터의 에미터전극(44)을 형성하는 공정, 사진공정을 실시하여 소오스/드레인전극을 마스킹(masking)하기 위한 감광막패턴(46)을 형성하는 공정 및 상기 감광막패턴을 마스크로 하여 상기 에미터전극에 아세닉(As) 또는 안티몬(Sb)을 이온주입하는 공정으로 진행된다.Referring to FIG. 1C, a process of forming a second insulating layer 38 by depositing an insulating material on the entire surface of the resultant, forming a contact window by partially etching the first and second insulating layers, and forming a contact window on the entire surface of the resultant After the polysilicon has been deposited, photolithography is performed to form the electrode 40 and the emitter electrode 44 of the bipolar transistor connected to the source / drain regions, and to perform the photolithography process to mask the source / drain electrodes. Forming a photoresist pattern 46 and ion implanting an asce or an antimony Sb into the emitter electrode using the photoresist pattern as a mask.
제1d도를 참조하면, 사진공정을 실시하여 에미터전극을 마스킹하기 위한 감광막패턴(48)을 형성하는 공정 및 상기 감광막패턴을 마스크로 하여 소오스/드레인전극용 다결정실리콘층(40)에 인(P)을 이온주입하는 공정으로 진행된다.Referring to FIG. 1D, a photolithography process is performed to form a photoresist pattern 48 for masking an emitter electrode, and a photoresist pattern is used as a mask to form a polysilicon layer 40 for source / drain electrodes. Proceeds to the step of ion implantation of P).
이미 설명한 바와 같이 종래의 일반적인 BiCMOS 장치의 제조방법에 따르면, 바이폴라 트랜지스터의 에미터영역과 소오스/드레인전극의 전기적인 특성을 만족시키면서 BiCMOS 장치를 제조하기 위하여, 바이폴라 트랜지스터의 에미터영역에 접한 다결정실리콘층에는 아세닉(As) 또는 안티몬(Sb)을, 소오스/드레인전극의 다결정실리콘층에는 인(P)을 주입하기 때문에, 사진공정이 이중으로 진행되므로 공정이 복잡해지며, 제조원가의 상승을 초래하게 된다.As described above, according to the conventional method of manufacturing a BiCMOS device, in order to manufacture a BiCMOS device while satisfying the electrical characteristics of the emitter region and the source / drain electrodes of the bipolar transistor, the polysilicon in contact with the emitter region of the bipolar transistor. Since the layer is injected with an asce (As) or antimony (Sb), and the polysilicon layer of the source / drain electrodes is injected with phosphorus (P), the process is complicated because the photo process is performed in duplicate, resulting in an increase in manufacturing cost. do.
따라서, 본 발명의 목적은 공정의 추가없이 에미터영역을 얕은 접합으로 유지함과 동시에 소오스/드레인전극의 접촉저항을 낮출 수 있는 BiCMOS 장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide a BiCMOS device capable of keeping the emitter region in a shallow junction without lowering the process and at the same time lowering the contact resistance of the source / drain electrodes.
본 발명의 다른 목적은 상기 BiCMOS 장치를 제조하는 데 있어서 그 적합한 제조방법을 제공함에 있다.Another object of the present invention is to provide a suitable manufacturing method for manufacturing the BiCMOS device.
상기 본 발명의 목적을 달성하기 위한 BiCMOS 장치는, 동일한 반도체기판에 모스 트랜지스터와 바이폴라 트랜지스터를 구비하는 집적회로 장치에 있어서,A BiCMOS device for achieving the object of the present invention is an integrated circuit device comprising a MOS transistor and a bipolar transistor on the same semiconductor substrate,
상기 반도체기판 상에 바이폴라 트랜지스터의 에미터영역과 접속하고, 자연산화막의 파괴가 높은 N형 불순물이 주입된 다결정실리콘으로 구성된 에미터전극; 및An emitter electrode connected to the emitter region of the bipolar transistor on the semiconductor substrate and composed of polycrystalline silicon implanted with an N-type impurity having high destruction of a natural oxide film; And
상기 반도체기판 상에 N형 모스 트랜지스터의 소오스/드레인영역과 접속하고, 상기 에미터전극과 동일한 불순물이 주입되었으며, 상기 에미터전극의 다결정실리콘막보다 얇은 두께의 다결정실리콘막으로 구성된 소오스/드레인전극을 구비하는 것을 특징으로 한다.A source / drain electrode connected to a source / drain region of an N-type MOS transistor on the semiconductor substrate and implanted with the same impurities as the emitter electrode, and formed of a polysilicon film having a thickness thinner than that of the emitter electrode. It characterized by having a.
본 발명의 바람직한 실시예에 따르면, 자연산화막 파괴효과가 높은 상기 N형 불순물이 인(P)인 것이 바람직하다.According to a preferred embodiment of the present invention, it is preferable that the N-type impurity having a high natural oxide film destruction effect is phosphorus (P).
본 발명의 바람직한 실시예에 따르면, 상기 에미터전극 및 소오스/드레인전극의 표면에 고융점금속의 실리사이드막이 형성되어 있는 것이 바람직하다.According to a preferred embodiment of the present invention, it is preferable that a high melting point silicide film is formed on the surface of the emitter electrode and the source / drain electrodes.
상기 본 발명의 다른 목적을 달성하기 위한 BiCMOS 장치의 제조 방법은,Method for manufacturing a BiCMOS device for achieving another object of the present invention,
반도체기판 상에 제1다결정실리콘층을 형성하는 제1공정;Forming a first polysilicon layer on the semiconductor substrate;
상기 제1다결정실리콘층을 식각하여 바이폴라 트랜지스터의 에미터전극을 형성하는 제2공정;Forming a emitter electrode of a bipolar transistor by etching the first polycrystalline silicon layer;
상기 에미터전극이 형성된 결과물 상에 제2다결정실리콘층을 형성하는 제3공정;A third step of forming a second polysilicon layer on the resultant product on which the emitter electrode is formed;
상기 제2다결정실리콘층을 식각하여 제1 및 제2 다결정실리콘이 적층된 구조의 에미터전극과, 제2다결정실리콘층으로 구성된 모스트랜지스터의 소오스/드레인영역에 접속된 소오스/드레인전극을 형성하는 제4공정;Etching the second polysilicon layer to form a source electrode and a drain electrode connected to a source / drain region of a MOS transistor having a structure in which first and second polysilicon layers are stacked, and a second polycrystalline silicon layer 4th process;
상기 제2다결정실리콘층에 자연산화막 파괴효과가 높은 N형 불순물을 이온주입하는 제5공정;및A fifth step of ion implanting an N-type impurity having a high natural oxide film destruction effect into the second polycrystalline silicon layer; and
상기 반도체기판을 열처리하는 제6공정을 포함하는 것을 특징으로 한다.And a sixth step of heat-treating the semiconductor substrate.
본 발명의 바람직한 실시예에 있어서, 상기 제3공정 후에, 상기 제2다결정실리콘층 상에 고융점금속막 또는 고융점금속의 실리사이드를 형성하는 공정을 더 포함하는 것이 바람직하다.In a preferred embodiment of the present invention, it is preferable to further include a step of forming a high melting point metal film or silicide of a high melting point metal on the second polycrystalline silicon layer after the third step.
상기 자연산화막의 파괴효과가 높은 N형의 불순물이 인(P)인 것이 바람직하다.It is preferable that the N-type impurity having high destruction effect of the natural oxide film is phosphorus (P).
본 발명의 상기 다른 목적을 달성하기 위한 다른 실시예에 의한 바이 씨 모스장치의 제조방법은,According to another embodiment of the present invention, there is provided a method of manufacturing a bi CMOS device,
반도체기판 상에 다결정실리콘층을 형성하는 제1공정;Forming a polysilicon layer on the semiconductor substrate;
상기 다결정실리콘층을 부분적으로 식각하여 바이폴라 트랜지스터의 에미터전극과, 모스 트랜지스터의 소오스/드레인전극을 형성하는 제2공정;Partially etching the polysilicon layer to form an emitter electrode of a bipolar transistor and a source / drain electrode of a MOS transistor;
상기 소오스/드레인전극의 다결정실리콘층을 일부 식각하여 그 두께를 얇게 하는 제3공정;A third process of partially etching the polysilicon layer of the source / drain electrode to reduce the thickness thereof;
상기 에미터전극 및 소오스/드레인 전극의 다결정실리콘층에 자연산화막 파괴효과가 높은 N형의 불순물을 이온주입하는 제4공정;및 상기 반도체 기판을 열처리하는 제5공정을 포함하는 것을 특징으로 한다.And a fourth step of ion implanting an N-type impurity having high natural oxide film destruction effect into the polycrystalline silicon layer of the emitter electrode and the source / drain electrode; and a fifth step of heat treating the semiconductor substrate.
본 발명의 바람직한 실시예에 있어서, 상기 제1공정 후에, 상기 다결정실리콘층 상에 고융점금속막 또는 고융점금속의 실리사이드를 형성하는 공정을 더 포함하는 것이 바람직하다.In a preferred embodiment of the present invention, it is preferable to further include a step of forming a high melting point metal film or silicide of a high melting point metal on the polycrystalline silicon layer after the first step.
상기 자연산화막의 파괴효과가 높은 N형의 불순물이 인(P)인 것이 바람직하다.It is preferable that the N-type impurity having high destruction effect of the natural oxide film is phosphorus (P).
본 발명에 따르면, 소오스/드레인전극의 접촉저항을 낮출 수 있으며, 에미터영역을 얕은 접합으로 형성할 수 있다.According to the present invention, the contact resistance of the source / drain electrodes can be reduced, and the emitter region can be formed by a shallow junction.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 제2도는 본 발명에 의한 BiCMOS 장치의 단면도이고, 제3a도 내지 제4c도는 본 발명의 실시예에 의한 BiCMOS 장치의 제조방법을 설명하기 위한 단면도들이고, 제5도 및 제6도는 다결정실리콘막의 두께에 따라 실리콘기판으로 확산되는 인(P)의 확산거리를 비교하기 위한 그래프이다. 계속해서 소개되는 도면들에 있어서, 제1a도 내지 제1d도와 동일한 도면부호는 동일한 부분을 나타낸다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. 2 is a cross-sectional view of a BiCMOS device according to the present invention, FIGS. 3A to 4C are cross-sectional views for explaining a method of manufacturing a BiCMOS device according to an embodiment of the present invention, and FIGS. 5 and 6 are thicknesses of a polysilicon film. Is a graph for comparing the diffusion distance of phosphorus (P) to the silicon substrate. In the figures introduced subsequently, the same reference numerals as in FIGS. 1A-1D denote the same parts.
[구조][rescue]
제2도는 본 발명에 의한 BiCMOS 장치를 도시한 단면도로서, 도면 참조부호 10은 반도체기판을, 12 및 14는 N형 및 P형 매몰층을, 16 및 18은 P형 및 N형 웰을, 20은 필드산화막을, 22는 게이트절연막을, 24는 게이트전극을, 25는 스페이서를, 26 및 28은 소오스 및 드레인 영역을, 30은 바이폴라 트랜지스터의 베이스영역을, 32는 콜렉터영역을, 34,38 및 56은 절연층을, 36은 저항을, 44, 54는 에미터전극을, 58은 에미터영역을, 60은 소오스/드레인의 접촉저항을 낮추기 위한 불순물영역을, 62는 금속배선들을 각각 나타낸다.2 is a cross-sectional view showing a BiCMOS device according to the present invention, wherein reference numeral 10 is a semiconductor substrate, 12 and 14 are N-type and P-type buried layers, 16 and 18 are P-type and N-type wells, and Silver is the field oxide film, 22 is the gate insulating film, 24 is the gate electrode, 25 is the spacer, 26 and 28 the source and drain regions, 30 is the base region of the bipolar transistor, 32 is the collector region, 34,38 And 56 are insulating layers, 36 are resistors, 44 and 54 are emitter electrodes, 58 are emitter regions, 60 are impurity regions for lowering the contact resistance of the source / drain, and 62 are metal wirings, respectively. .
제2도를 참조하면, 본 발명의 BiCMOS 장치는 반도체기판 상에 바이폴라 트랜지스터의 에미터영역과 접속하며, 자연산화막의 파괴효과가 높은 N형 불순물이 주입된 다결정실리콘으로 구성된 에미터전극(54)과, 상기 반도체기판 상에 NMOS 트랜지스터의 소오스/드레인영역과 접속하며, 상기 에미터전극에 주입된 불순물과 동일한 불순물이 주입되어 있으며, 상기 에미터전극의 다결정실리콘보다 얇은 두계의 다결정실리콘으로 구성된 소오스/드레인전극(52)을 구비한다. 상기 자연산화막의 파괴효과가 높은 N형의 불순물로는 인(P)이 바람직하며, 상기 에미터전극및 소오스/드레인전극의 표면에 고융점금속의 실리사이드막이 형성되어 있는 것이 바람직하다.Referring to FIG. 2, the BiCMOS device of the present invention is connected to an emitter region of a bipolar transistor on a semiconductor substrate, and is composed of an emitter electrode 54 made of polycrystalline silicon implanted with N-type impurities having high destruction effect of a natural oxide film. And a source connected to a source / drain region of an NMOS transistor on the semiconductor substrate, the same impurities being injected into the emitter electrode, and composed of two types of polysilicon thinner than the polycrystalline silicon of the emitter electrode. / Drain electrode 52 is provided. Phosphorus (P) is preferable as an N-type impurity having a high destruction effect of the natural oxide film, and a silicide film of high melting point metal is preferably formed on the surface of the emitter electrode and the source / drain electrode.
상기 구조에 의하면, 에미터전극의 두께를 두껍게 함으로써 얕은 접합을 형성할 수 있으며, 따라서 베이스영역의 폭이 짧아져 고속을 달성할 수 있으며, 소오스/드레인전극과 접속하는 소오스/드레인영역에 고농도 불순물층이 구성되어 있으므로, 접촉저항이 낮은 BiCMOS 소자를 구현할 수 있다.According to the above structure, a shallow junction can be formed by increasing the thickness of the emitter electrode, so that the width of the base region can be shortened to achieve high speed, and high concentration impurities in the source / drain region connected to the source / drain electrode. Since the layer is formed, BiCMOS devices with low contact resistance can be realized.
[제조방법][Manufacturing method]
제3a도 내지 제4b도를 참조하여 바람직한 실시예를 들어 본 발명에 의한 BiCMOS 장치의 제조방법을 설명하기로 한다.3A to 4B, a method of manufacturing a BiCMOS device according to the present invention will be described with reference to a preferred embodiment.
[실시예1]Example 1
제3a도 내지 제3d도는 본 발명의 제1실시예에 따른 BiCMOS 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a BiCMOS device according to a first embodiment of the present invention.
본 발명의 제1실시예에 따른 제조방법은, ①소자분리막 및 트랜지스터 형성, ②에미터전극용 제1도전층 형성, ③소오스/드레인전극 및 에미터전극용 제2도전층 형성, ④제2도전층에 N형 불순물 주입, ⑤열처리공정으로 진행된다.The fabrication method according to the first embodiment of the present invention includes: (1) forming a device isolation film and a transistor, (2) forming a first conductive layer for an emitter electrode, (3) forming a second conductive layer for a source / drain electrode and an emitter electrode, and (4) N type impurity implantation into a conductive layer and (5) heat processing process are performed.
제3a도는 반도체기판 상에 필드산화막(12) 및 트랜지스터를 형성하는 단계를 도시한 단면도이다.3A is a cross sectional view showing a step of forming a field oxide film 12 and a transistor on a semiconductor substrate.
구체적으로, 반도체기판(10)에 불순물 이온을 주입한 후 열처리하여 N형 및 P형의 매몰 불순물층(12 및 14)을 형성하는 제1공정, 상기 매몰 불순물층 상에 통상의 에피택셜 공정을 사용하여 에피택셜층(epitaxial layer)을 형성하는 제2공정, 상기 에피택셜층에 P형 및 N형 웰(16 및 18)을 형성하는 제3공정, 상기 반도체기판의 비활성영역에 소자분리를 위한 필드산화막(20)을 형성하는 제4공정, 결과물 전면에 얇은 게이트산화막(22)을 형성하는 제5공정, 상기 게이트산화막 상에, 예컨대 불순물이 도우프된 다결정실리콘을 침적한 후 통상의 사진식각 공정으로 패터닝하여 게이트전극(24)을 형성하는 제6공정, 결과물 상에 절연물질을 침적한 후 에치백하여 상기 게이트전극의 측벽에 스페이서(25)를 형성하는 제7공정, 상기 게이트전극, 스페이서 및 필드산화막을 마스크로 하여 반도체기판에 N형 및 P형 불순물을 각각 이온주입하여 소오스/드레인영역(26 및 28), 바이폴라 트랜지스터의 베이스 영역(30) 및 콜렉터영역(32)을 각각 형성하는 제8공정으로 진행된다.Specifically, the first step of forming the N-type and P-type buried impurity layers 12 and 14 by injecting impurity ions into the semiconductor substrate 10 and then performing heat treatment, and a conventional epitaxial process is performed on the buried impurity layer. A second process of forming an epitaxial layer by using a third process of forming P-type and N-type wells 16 and 18 in the epitaxial layer, and for separating an element in an inactive region of the semiconductor substrate. A fourth step of forming the field oxide film 20, a fifth step of forming the thin gate oxide film 22 on the entire surface of the resultant, and conventional photolithography after depositing polysilicon doped with impurities, for example, on the gate oxide film A sixth step of patterning a process to form a gate electrode 24, a seventh step of depositing an insulating material on the resultant and then etching back to form a spacer 25 on the sidewall of the gate electrode, the gate electrode and the spacer And mask field oxide As a result, the process proceeds to the eighth step of forming the source / drain regions 26 and 28, the base region 30 and the collector region 32 of the bipolar transistor by ion implantation of N-type and P-type impurities into the semiconductor substrate, respectively. .
제3b도는 저항(36) 및 에미터전극용 제1도전층(44)을 형성하는 단계를 도시한 단면도이다.3B is a cross-sectional view showing the step of forming the resistor 36 and the first conductive layer 44 for the emitter electrode.
구체적으로, 게이트전극 및 스페이서가 형성된 결과물 상에, 예컨대 산화물과 같은 절연물질을 침적하여 제1절연층(34)을 형성하는 제1공정, 트랜지스터의 에미터전극이 형성될 영역의 상기 제1절연층(34)을 식각하여 에미터영역과 접속하기 위한 접촉창을 형성하는 제2공정, 및 결과물 상에, 예컨대 다결정실리콘을 침적한 후 패터닝하여 저항(36) 및 에미터전극용 제1도전층(44)을 형성하는 제3공정으로 진행된다.Specifically, in the first process of depositing an insulating material such as an oxide to form the first insulating layer 34 on the resultant formed gate electrode and the spacer, the first insulation of the region where the emitter electrode of the transistor is to be formed. A second process of etching the layer 34 to form a contact window for contact with the emitter region, and depositing and patterning, for example, polysilicon on the resultant to form the first conductive layer for the resistor 36 and the emitter electrode Proceeds to a third step of forming (44).
제3c도는 소오스/드레인전극(52) 및 에미터전극용 제2도전층(54)형성 및 불순물 이온주입 단계를 도시한 단면도이다.3C is a cross-sectional view illustrating the steps of forming the source / drain electrode 52 and the second conductive layer 54 for the emitter electrode and implanting the impurity ions.
구체적으로, 상기 제3B도의 결과물 상에, 예컨대 산화물과 같은 절연물질을 침적하여 제2절연층(38)을 형성하는 제1공정, 소오스/드레인전극 및 에미터전극이 형성될 부위의 상기 제2절연층을 식각하여 접촉창을 형성하는 제2공정, 결과물 상에, 예컨대 다결정실리콘을 증착하는 제3공정, 소오스/드레인전극 및 에미터전극이 형성될 부위를 제외한 상기 다결정실리콘층을 식각하여 소오스/드레인과 접속하는 전극(52) 및 에미터전극용 제2도전층(54)을 형성하는 제4공정 , 및 상기 다결정실리콘층에, 예컨대 인(P)과 같이 자연산화막의 파괴효과가 높은 N형의 불순물을 이온주입하는 제5공정으로 진행된다.Specifically, the first step of forming a second insulating layer 38 by depositing an insulating material, such as an oxide, on the resultant of FIG. 3B, and the second part of the portion where the source / drain electrode and the emitter electrode are to be formed. A second process of etching the insulating layer to form a contact window, a third process of depositing polysilicon on the resultant, and etching the polysilicon layer except for a portion where the source / drain electrode and the emitter electrode are to be formed. 4th process of forming the electrode 52 and the second conductive layer 54 for emitter electrodes to be connected to the drain, and the polysilicon layer having high destruction effect of the natural oxide film such as phosphorus (P), for example. It proceeds to the 5th process of ion implanting the impurity of a type | mold.
상기 제3공정 후에, 상기 다결정실리콘층 상에, 예컨대, 텅스텐(W)과 같은 고융점금속 또는 고융점금속의 실리사이드를 형성함으로써 접촉저항을 더욱 낮출 수 있다.After the third process, the contact resistance may be further lowered by forming a silicide of a high melting point metal or a high melting point metal such as tungsten (W) on the polycrystalline silicon layer.
제3d도는 본 발명에 의한 BiCMOS 장치를 완료하는 단계를 도시한 단면도이다.3d is a cross-sectional view showing the step of completing the BiCMOS device according to the present invention.
구체적으로, 상기 제3c도의 결과물 상에, 절연물질을 침적하여 제3절연층(56)을 형성하는 제1공정, 반도체기판에 대해 열처리 공정을 실시하여 에미터영역(58) 및 고농도 불순물영역(60)을 형성하는 제2공정 및 금속배선(62내지 70)을 형성하는 제3공정으로 진행된다.Specifically, the first step of forming the third insulating layer 56 by depositing an insulating material on the resultant of FIG. 3c, and performing a heat treatment process on the semiconductor substrate to emitter region 58 and high concentration impurity region ( The second process of forming 60 and the third process of forming metal wirings 62 to 70.
상기 열처리공정에 의해, 에미터전극용 다결정실리콘층으로부터 불순물이 확산되어 에미터영역(58)이 형성되고, N형 트랜지스터의 소오스/드레인영역에 접속된 다결정실리콘층(52)으로부터 불순물이 확산되어 접촉저항을 낮춘 고농도의 불순물영역(60)이 형성된다.By the heat treatment process, impurities are diffused from the polysilicon layer for emitter electrode to form the emitter region 58, and impurities are diffused from the polysilicon layer 52 connected to the source / drain regions of the N-type transistor. A high concentration of impurity region 60 with low contact resistance is formed.
상기한 본 발명의 제1실시예에 의하면, 에미터전극이 다결정실리콘층을 소오스/드레인전극의 다결정실리콘층보다 얇게 형성함으로써 다결정실리콘막 두께의 차이에 의해 동일한 불순물, 동일한 공정에서 주입된 불순물, 예컨대 인(P)이 후속 열처리 공정에서 그 두께 차이만큼 두꺼운 쪽에 주입된 불순물이 실리콘기판 내부로 확산이 덜되어 얕은 불순물층을 형성할 수 있다. 또한, 자연산화막의 파괴효과가 높은 인(P)을 이온주입함으로써 소오스/드레인전극의 접촉저항을 낮출 수 있다.According to the first embodiment of the present invention, the emitter electrode is formed of a polysilicon layer thinner than the polysilicon layer of the source / drain electrode, so that the same impurities, the impurities implanted in the same process by the difference in the thickness of the polysilicon film, For example, in the subsequent heat treatment process, the impurity implanted into the thicker side by the thickness difference is less diffused into the silicon substrate to form a shallow impurity layer. In addition, by implanting phosphorus (P) having a high destruction effect of the natural oxide film, the contact resistance of the source / drain electrodes can be reduced.
[실시예2]Example 2
제4a도 내지 제4c도는 본 발명의 제2실시예에 따른 BiCMOS 장치의 제조방법을 설명하기 위한 단면도들로서, 소오스/드레인전극용 다결정실리콘층을 일부 식각하여 그 두께를 얇게하는 방법이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a BiCMOS device according to a second exemplary embodiment of the present invention, in which a polysilicon layer for source / drain electrodes is partially etched to reduce its thickness.
본 발명의 제2실시예에 따른 제조방법은, ①소자분리막 및 트랜지스터 형성, ②소오스/드레인전극 및 에미터전극용 도전층 형성, ③소오스/드레인전극용 도전층을 일부 식각하는 공정, ④도전층에 N형 불순물 주입, ⑤열처리공정으로 진행된다.The manufacturing method according to the second embodiment of the present invention comprises the steps of: (1) forming a device isolation film and a transistor, (2) forming a conductive layer for source / drain electrodes and emitter electrodes, (3) etching part of the conductive layer for source / drain electrodes, and (④) N-type impurity implantation into the layer, and (5) heat treatment process.
제4a도는 저항(36)을 형성하는 단계를 도시한 단면도로서, 제1실시예에서와 동일한 방법으로 제1절연층(34)까지 형성한 후, 접촉창을 형성하지 않은 상태에서, 상기 제1절연층(34)상에 다결정실리콘을 증착한 후, 패터닝하여 저항(36)만을 형성한다.4A is a cross-sectional view showing the step of forming the resistor 36. The first insulating layer 34 is formed in the same manner as in the first embodiment, and then the contact window is not formed. After depositing polysilicon on the insulating layer 34, it is patterned to form only the resistor 36.
제4b도는 소오스/드레인전극 및 에미터전극용 다결정실리콘층(52 및 53)을 형성하는 단계를 도시한 단면도이다.4B is a cross-sectional view showing the steps of forming the polysilicon layers 52 and 53 for the source / drain and emitter electrodes.
구체적으로, 저항(36)이 형성된 결과물 상에, 절연물질을 도포하여 제2절연층(38)을 형성하는 공정, 소오스영역 상의 상기 제1 및 제2절연층을 식각함으로써 소오스영역과 접속하기 위한 접촉창을 형성하는 공정, 결과물의 전면에 다결정실리콘을 도포한 후 통상의 사진식각공정에 의해 에미터전극 부위를 마스킹하기 위한 감광막패턴을 형성하는 공정, 상기 에미터전극(53)에 비해 그 두께가 얇아지도록 상기 소오스/드레인전극의 다결정실리콘(52)을 일부 식각하는 공정, 상기 에미터전극(53) 및 소오스/드레인전극(52)용 다결정실리콘층에 자연산화막의 파괴효과가 높은 불순물, 예컨대 인(P)을 이온주입하는 공정 및 통상의 사진식각 공정에 의해 에미터전극(53) 및 소오스/드레인전극(52)을 패터닝하는 공정으로 진행된다.Specifically, a process of forming a second insulating layer 38 by applying an insulating material on the resultant on which the resistor 36 is formed, and for connecting to the source region by etching the first and second insulating layers on the source region. Forming a contact window, applying polysilicon to the entire surface of the resultant, and then forming a photoresist pattern for masking the emitter electrode region by a general photolithography process; its thickness compared with the emitter electrode 53 Partially etching the polysilicon 52 of the source / drain electrode such that the thickness of the source / drain electrode is reduced, and impurities having a high destruction effect of the natural oxide film on the polycrystalline silicon layer for the emitter electrode 53 and the source / drain electrode 52, for example, The process of ion implanting phosphorus (P) and patterning the emitter electrode 53 and the source / drain electrode 52 by a normal photolithography process.
제4c도는 본 발명의 제2실시예에 따른 BiCMOS를 완성한 상태의 단면도로서, 제1실시예와 동일한 방법으로 이후 공정을 진행하여, 평탄화를 위한 층간절연막(56), 열공정에 의해 확산된 에미터영역(58), N형 모스 트랜지스터의 소오스/드레인전극으로부터 확산되어 접촉저항을 낮춘 불순물영역(60) 및 금속배선(62)을 형성한다.4C is a cross-sectional view of a state in which a BiCMOS is completed according to a second embodiment of the present invention. The process is subsequently performed in the same manner as in the first embodiment, and the interlayer insulating film 56 for planarization and the emi diffused by the thermal process The region 58 and the impurity region 60 and the metal wiring 62 are formed to diffuse from the source / drain electrodes of the N-type MOS transistor to lower the contact resistance.
본 발명의 제2실시예에서도 실리콘기판과 접한 소오스/드레인전극(52)의 낮은 접촉저항과 바이폴라 트랜지스터의 에미터영역(58)을 얕은 접합으로 구현할 수 있다.In the second embodiment of the present invention, the low contact resistance of the source / drain electrode 52 in contact with the silicon substrate and the emitter region 58 of the bipolar transistor can be realized by a shallow junction.
제5a도 및 제5b도는 다결정실리콘막의 두께에 따라 실리콘기판으로 확산되는 인(P)의 확산거리를 비교하기 위한 그래프로서, 실리콘기판 상에 형성된 다결정실리콘막의 두께에 따라, 동일한 에너지와 동일한 불순물로 이온주입된 불순물(점선으로 표시됨)이 열공정에 의해 실리콘기판으로 확산될 때(실선으로 표시됨), 확산거리가 서로 다르게 나타내는 것을 보여주고 있다.5A and 5B are graphs for comparing the diffusion distance of phosphorus (P) diffused to the silicon substrate according to the thickness of the polysilicon film, and the same energy and the same impurities according to the thickness of the polysilicon film formed on the silicon substrate When ion implanted impurities (indicated by dashed lines) are diffused to silicon substrates by thermal processes (indicated by solid lines), the diffusion distances are different.
상술한 본 발명에 의한 BiCMOS 장치 및 그 제조방법을 따르면, 자연산화막의 파괴효과가 높은 인(P)을 이온주입하여 소오스/드레인전극의 접촉저항을 낮출 수 있으며, 바이폴라 트랜지스터의 에미터전극용 다결정실리콘층의 두께를 모스 트랜지스터의 소오스/드레인전극용 다결정실리콘층의 두께보다 두껍게 형성한 후, 자연산화막의 파괴효과가 높은 인(P)을 동시에 이온주입함으로써, 열처리공정에 의해 확산될 때 에미터전극용 다결정실리콘층으로부터 확산되는 불순물의 확산거리를 짧게 함으로써 에미터영역의 접합을 얕게 형성할 수 있다.According to the BiCMOS device and the method of manufacturing the same according to the present invention, the contact resistance of the source / drain electrodes can be lowered by ion implantation of phosphorus (P) having a high destruction effect of the natural oxide film, and the polycrystal for emitter electrode of a bipolar transistor Emitters are diffused by heat treatment by forming a silicon layer thicker than that of the source / drain electrode polycrystalline silicon layer of the MOS transistor and simultaneously implanting phosphorus (P) having a high destruction effect of the natural oxide film. By shortening the diffusion distance of the impurities diffused from the polysilicon layer for electrodes, the junction of the emitter region can be formed shallow.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당분야의 통상이 지식을 가진자에 의해 많은 변형이 가능함은 물론이다.The present invention is not limited to the above embodiments, and many modifications are possible by those skilled in the art within the technical idea of the present invention.
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