KR0147633B1 - Semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 파워 온 동작을 검출하여 검출신호를 발생하는 파워 온 검출수단; 검출신호에 응답하여 인에이블되어 로우 어드레스 스트로브 신호를 입력하여 제1 소정시간 지연된 신호를 제1 마스터 신호로 출력하는 제1 입력버퍼; 검출신호를 제2 소정시간 지연시켜서 제1 지연된 검출신호를 발생하는 제1 지연수단; 제1 지연된 검출신호에 응답하여 인에이블되어 컬럼 어드레스 스트로브 신호를 입력하여 제3 소정시간 지연된 신호를 제2 마스터 신호로 출력하는 제2 입력버퍼; 제1 및 제2 마스터 신호를 입력하여 /CAS-before-/RAS 리프레쉬 모드를 트리거시키는 제3 마스터 신호를 발생하기 리프레쉬 트리거수단을 구비하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, particularly comprising: power on detection means for detecting a power on operation to generate a detection signal; A first input buffer which is enabled in response to the detection signal and outputs a first predetermined time delayed signal as a first master signal by inputting a row address strobe signal; First delay means for delaying the detection signal by a second predetermined time to generate a first delayed detection signal; A second input buffer which is enabled in response to the first delayed detection signal and inputs a column address strobe signal to output a third delayed time delayed signal as a second master signal; And a refresh trigger means for inputting the first and second master signals to generate a third master signal for triggering the / CAS-before- / RAS refresh mode.
따라서, 본 발명에서는 파워 온시 클럭 업 스큐에 의한 /CAS-before-/RAS 리프레쉬 모드의 세팅을 방지할 수 있다.Therefore, in the present invention, it is possible to prevent setting of the / CAS-before- / RAS refresh mode due to clock up skew at power-on.
Description
제1도는 종래의 /CAS-before-/RAS 리프레쉬 모드를 가지는 반도체 메모리 장치의 일부 구성을 나타낸 블럭도.1 is a block diagram showing a partial configuration of a semiconductor memory device having a conventional / CAS-before- / RAS refresh mode.
제2도는 제1도의 구성에서 입력버퍼의 지연특성에 의한 오동작을 설명하기 위한 동작 타이밍 챠트.2 is an operation timing chart for explaining the malfunction caused by the delay characteristic of the input buffer in the configuration of FIG.
제3도는 여러가지 조건에 따른 제2도의 오동작의 경우의 수를 나타낸 진리표.FIG. 3 is a truth table showing the number of cases of malfunction of FIG. 2 according to various conditions. FIG.
제4도는 본 발명에 의한 /CAS-before-/RAS 리프레쉬 모드를 가지는 반도체 메모리 장치의 일부 구성을 나타낸 블럭도.4 is a block diagram showing a partial configuration of a semiconductor memory device having a / CAS-before- / RAS refresh mode according to the present invention.
제5도는 제4도의 검출수단의 입출력관계를 설명하기 위한 타이밍 챠트.5 is a timing chart for explaining the input-output relationship of the detecting means of FIG.
제6도는 제4도의 /RAS 입력버퍼의 구성을 나타낸 회로도.6 is a circuit diagram showing the configuration of the / RAS input buffer of FIG.
제7도는 제4도의 /CAS 입력버퍼의 구성을 나타낸 회로도.7 is a circuit diagram showing the configuration of the / CAS input buffer of FIG.
제8도는 제4도의 리프레쉬 트리거수단의 구성을 나타낸 회로도.8 is a circuit diagram showing the configuration of the refresh trigger means of FIG.
제9도는 본 발명에 의한 /CAS-before-/RAS 리프레쉬 모드를 가지는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍 챠트.9 is a timing chart for explaining the operation of the semiconductor memory device having the / CAS-before- / RAS refresh mode according to the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 /CAS-before-/RAS 리프레쉬 모드를 가지는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a / CAS-before- / RAS refresh mode.
디램과 같은 휘발성 반도체 메모리 장치에 있어서는 리프레쉬 동작이 수반된다. 리프레쉬 모드로는 로우 어드레스 스트로브 신호에 의한 /RAS-only리프레쉬 모드, 히든 리프레쉬 모드, /CAS-before-/RAS 리프레쉬 모드 등이 있다. /CAS-before-/RAS 리프레쉬 모드는 리프레쉬 어드레스가 내부적으로 발생되며, /RAS에 앞서서 /CAS의 활성화에 의해 트리거되는 모드이다.In a volatile semiconductor memory device such as a DRAM, a refresh operation is involved. Refresh modes include / RAS-only refresh mode, hidden refresh mode, and / CAS-before- / RAS refresh mode by a row address strobe signal. The / CAS-before- / RAS refresh mode is a mode in which a refresh address is generated internally and is triggered by activation of / CAS before / RAS.
제1도를 참조하면, 종래의 /CAS-before-/RAS 리프레쉬 모드를 가지는 디램에 있어서는 외부 전원전압(EVC)이 인가되면, 즉 파워 온 동작이 파워 온 검출수단(10)을 통해서 파워 온동작이 검출되고 이 검출신호(제2도의 PINIT)에 응답하여 외부 클럭신호(제2도의 CLK) 즉 로우 및 컬럼 어드레스 스트로브(/RAS, /CAS)신호들을 제1 및 제2 입력버퍼(12, 14)를 통해서 받아들여서 제1 및 제2 마스터 신호들(제2도의 PIR, PIC)로 발생되게 되는 데, 상기 입력버퍼들(12, 14)의 내부 지연특성에 의해 제1 마스터 신호(PIR)보다 앞서서 컬럼 어드레스스트로브(/CAS)신호에 대응되는 마스터 신호(PIC)의 활성화가 먼저 이루어지게 되면 리프레쉬 트리거수단(18)에 의해 발생된 제2도의 PIRFHB가 활성화되어 /CAS-before-/RAS 리프레쉬 모드가 트리거되는 문제가 발생하게 된다. 이러한 경우에는 제2도 및 제3도에 도시한 바와 같이 파워 온시에 어드레스신호, WB/WE, DSF들의 상태에 따라 CBRR, CBRN, CBRS 등의 여러가지 모드 중 임의의 모드가 세팅되는 문제가 발생되었다.Referring to FIG. 1, in the DRAM having the conventional / CAS-before- / RAS refresh mode, when the external power supply voltage EVC is applied, that is, the power-on operation is performed by the power-on detection means 10. Is detected and external clock signals (CLK in FIG. 2), that is, row and column address strobe (/ RAS, / CAS) signals, are generated in response to the detection signal (PINIT in FIG. 2). And the first and second master signals PIR and PIC of FIG. 2 are generated by the internal delay characteristics of the input buffers 12 and 14. If the master signal (PIC) corresponding to the column address strobe (/ CAS) signal is activated first, the PIRFHB of FIG. Will trigger a problem. In this case, as shown in FIG. 2 and FIG. 3, a problem occurs in which any one of various modes, such as CBRR, CBRN, CBRS, is set according to the state of the address signal, WB / WE, and DSFs at power-on. .
따라서, 본 발명의 목적은 이와같은 종래기술의 문제점을 해결하기 위하여 파워 온 시에 클럭업 순서에 의해 발생될 수 있는 /CAS-before-/RAS 리프레쉬 모드의 세팅을 방지할 수 있는 /CAS-before-/RAS 리프레쉬 모드를 가지는 반도체 메모리 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to solve the problems of the prior art, the / CAS-before which can prevent the setting of the / CAS-before- / RAS refresh mode that can be generated by the clock-up sequence at power-on. There is provided a semiconductor memory device having a-/ RAS refresh mode.
상기 목적을 달성하기 위하여 본 발명은 장치는 파워 온 동작을 검출하여 검출신호를 발생하는 파워 온 검출수단; 검출신호에 응답하여 인에이블되어 로우 어드레스 스트로브 신호를 입력하여 제1 소정시간 지연된 신호를 제1 마스터 신호로 출력하는 제1 입력버퍼; 검출신호를 제2 소정시간 지연시켜서 지연된검출신호를 발생하는 제1 지연수단; 지연된 검출신호에 응답하여 인에이블되어 컬럼 어드레스 스트로브신호를 입력하여 제3 소정시간 지연된 신호를 제2 마스터 신호로 출력하는 제2 입력버퍼; 제1 및 제2 마스터 신호를 입력하여 /CAS-before-/RAS 리프레쉬 모드를 트리거시키는 제3 마스터 신호를 발생하기 리프레쉬 트리거수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a device, comprising: power on detection means for detecting a power on operation to generate a detection signal; A first input buffer which is enabled in response to the detection signal and outputs a first predetermined time delayed signal as a first master signal by inputting a row address strobe signal; First delay means for delaying the detection signal by a second predetermined time to generate a delayed detection signal; A second input buffer which is enabled in response to the delayed detection signal and inputs a column address strobe signal to output a third predetermined time delayed signal as a second master signal; And a refresh trigger means for inputting the first and second master signals to generate a third master signal for triggering the / CAS-before- / RAS refresh mode.
또한, 반도체 메모리장치는 제1 지연된 검출신호를 제4 소정시간 지연시켜서 제2 지연된 검출신호를 발생시키는 제2 지연수단; 및 제2 지연된 검출신호에 응답하여 인에이블되어 외부 제어신호들을 입력하여 제3 소정시간 지연된 신호를 내부 제어신호들로 출력하는 제3 입력버퍼를 더 구비한다.The semiconductor memory device may further include second delay means for delaying the first delayed detection signal by a fourth predetermined time to generate a second delayed detection signal; And a third input buffer which is enabled in response to the second delayed detection signal to input external control signals to output a third predetermined time delayed signal as internal control signals.
제2 소정 지연시간은 제1 마스터 신호가 활성화되기 전에 제2 마스터신호가 활성화되는 것을 방지할 수 있을 정도의 지연시간인 것을 특징으로 한다.The second predetermined delay time may be a delay time sufficient to prevent the second master signal from being activated before the first master signal is activated.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.
제4도는 본 발명에 의한 /CAS-before-/RAS 리프레쉬 모드를 가지는 반도체 메모리 장치의 일부 구성을 나타낸다. 본 발명의 반도체 메모리 장치는 파워 온 동작을 검출하여 검출신호(PINIT)를 발생하는 파워 온 검출수단(10)과, 검출신호(PINIT)에 응답하여 인에이블되어 로우 어드레스 스트로브 신호(/RAS)를 입력하여 제1 소정시간 지연된 신호를 제1 마스터 신호(PIR)로 출력하는 제1 입력버퍼(12)와, 검출신호(PINIT)를 제2 소정 시간 지연시켜서 제1 지연된 검출신호(DPINIT1)를 발생하는 제1 지연수단(20)과, 제1 지연된 검출신호(DPINIT1)에 응답하여 인에이블되어 컬럼 어드레스 스트로브 신호(/CAS)를 입력하여 제3 소정 시간 지연된 신호를 제2 마스터 신호(PIC)로 출력하는 제2 입력버퍼(14)와, 제1및 제2 마스터 신호(PIR, PIC)를 입력하여 /CAS-before-/RAS 리프레쉬 모드를 트리거시키는 제3 마스터 신호(PIRFHB)를 발생하기 위한 리프레쉬 트리거수단(18)과, 제1 지연된 검출신호(DPINIT1)를 제4 소정 시간 지연시켜서 제2 지연된 검출신호(DPINIT2)를 발생시키는 제2 지연수단(22)과, 제2 지연된 검출신호(DPINIT2)에 응답하여 인에이블되어 외부 입력신호(EXTIN)을 입력하여 제5 소정 시간 지연된 신호를 내부 신호들(INTSN)로 출력하는 제3 입력버퍼(16)를 포함한다.4 shows a partial configuration of a semiconductor memory device having a / CAS-before- / RAS refresh mode according to the present invention. The semiconductor memory device of the present invention is enabled in response to the detection signal (PINIT) and the power-on detection means (10) for detecting the power-on operation and generating a detection signal (PINIT), thereby providing a row address strobe signal (/ RAS). A first input buffer 12 for inputting and outputting a signal delayed by a first predetermined time as a first master signal PIR, and generating a first delayed detection signal DPINIT1 by delaying the detection signal PINIT by a second predetermined time. The first delay means 20 and the first delayed detection signal DPINIT1 are enabled in response to input the column address strobe signal / CAS to convert the third predetermined time delayed signal into the second master signal PIC. The second input buffer 14 to be output and the first and second master signals PIR and PIC are input to generate the third master signal PIRFHB for triggering the / CAS-before- / RAS refresh mode. The trigger means 18 and the first delayed detection signal DPINIT1 for the fourth time. The second delay means 22 for generating a second delayed detection signal DPINIT2 by delaying the predetermined time and the second delayed detection signal DPINIT2 are enabled in response to the second delayed detection signal DPINIT2 to input the external input signal EXTIN to receive a fifth predetermined value. And a third input buffer 16 for outputting a time delayed signal as internal signals INTSN.
제2 소정 지연시간은 제1 마스터 신호(PIR)가 활성화되기 전에 제2 마스터 신호(PIC)가 활성화되는 것을 방지할 수 있을 정도의 지연시간으로 설정된다.The second predetermined delay time is set to a delay time sufficient to prevent the second master signal PIC from being activated before the first master signal PIR is activated.
제5도는 검출수단(10)의 입출력관계를 나타낸다. 검출수단(10)은 외부 전원전압신호(EVC)의 레벨을 따라 상승하다가 VCC-a에 도달하게 되면 0볼트레벨로 떨어지는 출력특성을 가진다.5 shows the input / output relationship of the detection means 10. The detection means 10 has an output characteristic that rises along the level of the external power voltage signal EVC and falls to zero volt level when VCC-a is reached.
제6도는 제1 입력버퍼(12)의 구체적인 회로구성을 나타낸다. 제1 입력버퍼(12)는 피모스 트랜지스터와 엔모스트랜지스터로 구성된 CMOS 인버터(12A)의 입력단자에 /RAS 신호가 입력되고 피모스 트랜지스터의 소오스는 다른 피모스 트랜지스터를 통해서 전원전압(IVC)에 연결되고 다른 피모스 트랜지스터의 게이트에는 검출신호(PINIT)가 공급된다. 또한, 인버터(12A)의 출력단자와 접지사이에는 다른 엔모스 트랜지스터가 연결되고 다른 엔모스 트랜지스터의 게이트에는 검출신호(PINIT)가 공급된다. 인버터(12A)의 출력은 버퍼(12B)를 통해서 제1 마스터 신호(PIR)로 출력된다. 따라서, /RAS신호는 검출신호(PINIT)가 로우로 떨어지는 시점에서 인버터(12A)를 통과하게 되고 버퍼(12B)를 거쳐서 제1 마스터 신호(PIR)로 출력되게 된다.6 shows a specific circuit configuration of the first input buffer 12. As shown in FIG. The first input buffer 12 receives a / RAS signal into an input terminal of a CMOS inverter 12A composed of a PMOS transistor and an MOS transistor, and a source of the PMOS transistor is applied to a power supply voltage IVC through another PMOS transistor. The detection signal PINIT is supplied to the gate of another PMOS transistor. In addition, another NMOS transistor is connected between the output terminal of the inverter 12A and ground, and a detection signal PINIT is supplied to the gate of the other NMOS transistor. The output of the inverter 12A is output as the first master signal PIR through the buffer 12B. Therefore, the / RAS signal passes through the inverter 12A when the detection signal PINIT falls low and is output as the first master signal PIR through the buffer 12B.
제7도는 제2 입력버퍼(14)의 구체적인 회로구성을 나타낸다. 제2 입력버퍼(14)는 피모스 트랜지스터와 엔모스트랜지스터로 구성된 CMOS 인버터(14A)의 입력단자에 /CAS신호가 입력되고 피모스 트랜지스터의 소오스는 다른 피모스 트랜지스터를 통해서 전원전압(IVC)에 연결되고 다른 피모스 트랜지스터의 게이트에는 제1 지연된 검출신호(DPINIT1)가 공급된다. 또한, 인버터(14A)의 출력단자와 접지사이에는 다른 엔모스 트랜지스터가 연결되고 다른 엔모스 트렌지스터의 게이트에는 검출신호(DPINIT1)가 공급된다. 인버터(14A)의 출력은 버퍼(14B)를 통해서 제2 마스터 신호(PIC)로 출력된다. 따라서, /CAS신호는 검출신호(DPINIT1)가 로우로 떨어지는 시점에서 인버터(14A)를 통과하게 되고 버퍼(14B)를 거쳐서 제2 마스터 신호(PIC)로 출력되게 된다.7 shows a specific circuit configuration of the second input buffer 14. The second input buffer 14 is inputted with the / CAS signal to the input terminal of the CMOS inverter 14A composed of a PMOS transistor and an MOS transistor, and the source of the PMOS transistor is applied to the power supply voltage IVC through another PMOS transistor. The first delayed detection signal DPINIT1 is supplied to the gate of the PMOS transistor connected to the other PMOS transistor. In addition, another NMOS transistor is connected between the output terminal of the inverter 14A and ground, and the detection signal DPINIT1 is supplied to the gate of the other NMOS transistor. The output of the inverter 14A is output as the second master signal PIC through the buffer 14B. Therefore, the / CAS signal passes through the inverter 14A at the time when the detection signal DPINIT1 falls low and is output as the second master signal PIC through the buffer 14B.
제8도는 리프레쉬 트리거수단(18)의 구체적인 회로구성을 나타낸다. 리프레쉬 트리거수단(18)은 제1 마스터 신호(PIR)를 버퍼링하는 버퍼(18A)와, 제1 마스터 신호(PIR)와 제2 마스터 신호(PIC)를 입력하여 제2 마스터 신호(PIC)의 상승엣지를 래치하는 래치수단(18B)과, 제1 마스터 신호(PIR)와 버퍼(18A)의 출력과 래치수단(18B)의 출력을 논리 부정곱하는 게이트수단(18C)과, 게이트수단(18C)의 출력을 버퍼링하여 제3 마스터신호(PIRFHB)를 출력하는 버퍼(18D)를 포함한다. 즉, 리프레쉬 트리거수단(18)에서는 제2 마스터신호의 상승엣지를 래치하여 제1 마스터신호가 제3 마스터신호로 발생되는 것을 제어하게 되므로 제2마스터신호가 먼저 활성화 되면 제3 마스터신호를 발생하게 된다.8 shows a specific circuit configuration of the refresh trigger means 18. As shown in FIG. The refresh trigger unit 18 inputs the buffer 18A buffering the first master signal PIR, the first master signal PIR, and the second master signal PIC to raise the second master signal PIC. The latch means 18B for latching the edge, the gate means 18C for logically multiplying the output of the first master signal PIR, the buffer 18A, and the output of the latch means 18B, and the gate means 18C. And a buffer 18D for buffering the output to output the third master signal PIRFHB. That is, the refresh trigger means 18 latches the rising edge of the second master signal to control the generation of the first master signal as the third master signal, so that the third master signal is generated when the second master signal is activated first. do.
본 발명에 의한 반도체 메모리 장치에서는 제9도에 도시한 바와같이, 외부 전원전압( EVC)이 인가되면, 즉 파워 온 동작이 파워 온 검출수단(10)을 통해서 파워 온동작이 검출되고 이 검출신호(제9도의 PINIT)에 응답하여 외부 클럭신호(제9도의 CLK), 즉 로우 및 컬럼 어드레스 스트로브(/RAS, /CAS)신호들을 제1 및 제2 입력버퍼(12, 14)를 통해서 받아들여서 제1 및 제2 마스터 신호들(제9도의 PIR, PIC)로 발생되게 되는 데, 상기 입력버퍼들(12, 14)을 통해서 제1 마스터 신호(PIR)는 검출신호에 응답하여 발생되고(제9도의 PIR) 제2 마스터 신호(PIC)는 제1 지연된 검출신호에 응답하여 발생되게 되므로(제9도의 PIC) 제1 마스터신호의 활성화가 제2 마스터신호의 활성화보다 앞서서 되게 되므로 리프레쉬 트리거수단(18)을 통해서 발생되는 제3 마스터 신호(PIRFHB)는 항상 하이상태로 유지되게 된다(제9도의 PIRFHB). 따라서, 본 발명에서는 파워 온시에 제9도의 ADDR., WB/WE, DSF의 상태에 관계없이 인벨리드 /CAS-before-/RAS 리프레쉬 모드가 발생되지 않게 된다.In the semiconductor memory device according to the present invention, as shown in FIG. 9, when the external power supply voltage EVC is applied, that is, the power-on operation is detected through the power-on detection means 10, and the detection signal is detected. In response to the PINIT of FIG. 9, an external clock signal (CLK of FIG. 9), that is, the row and column address strobe (/ RAS, / CAS) signals are received through the first and second input buffers 12 and 14, and The first and second master signals PIR and PIC of FIG. 9 are generated, and the first master signal PIR is generated in response to the detection signal through the input buffers 12 and 14 (the Since the second master signal PIC of 9 degrees is generated in response to the first delayed detection signal (PIC of FIG. 9), the activation of the first master signal precedes the activation of the second master signal. 18) the third master signal (PIRFHB) generated through always high phase It is maintained in (degrees PIRFHB claim 9). Therefore, in the present invention, the envelope / CAS-before- / RAS refresh mode is not generated at power-on regardless of the states of ADDR., WB / WE, and DSF in FIG.
또한, 제3 입력버퍼(16)를 통해서 입력되는 외부 입력신호들도 제1 및 제2 입력버퍼가 인에이블 된 다음에 인에이블되도록 제2 지연된 검출신호에 의해 인에이블되도록 연결된다.In addition, the external input signals input through the third input buffer 16 are also connected to be enabled by the second delayed detection signal to be enabled after the first and second input buffers are enabled.
이상과 같이 본 발명에서는 /CAS-before-/RAS 리프레쉬 모드를 가진 반도체 메모리장치에 있어서, 파워 온시에 입력버퍼들을 지연된 검출신호에 의해 순차적으로 인에이블되도록 함으로써 입력버퍼들의 지연특성으로 인한 /CAS-before-/RAS 리프레쉬가 트리거되는 것을 방지할 수 있다.As described above, in the present invention, in the semiconductor memory device having the / CAS-before- / RAS refresh mode, the input buffers are sequentially enabled by a delayed detection signal at power-on, thereby causing / CAS- to be caused by delay characteristics of the input buffers. You can prevent the before- / RAS refresh from triggering.
Claims (3)
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Publications (2)
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| E701 | Decision to grant or registration of patent right | ||
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