KR0147588B1 - Galois field device - Google Patents

Galois field device

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KR0147588B1
KR0147588B1 KR1019940010093A KR19940010093A KR0147588B1 KR 0147588 B1 KR0147588 B1 KR 0147588B1 KR 1019940010093 A KR1019940010093 A KR 1019940010093A KR 19940010093 A KR19940010093 A KR 19940010093A KR 0147588 B1 KR0147588 B1 KR 0147588B1
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윤종용
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    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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Abstract

본 발명은 갈로이스 필드상에서의 연산장치를 공개한다. 그 회로는 갈로이스 필드상의 (αi)2, (αi)l/2, (αi)3의 연산을 수행하기 위한 독특한 회로 구성을 가지도록 함으로써 회로를 간략화하고 연산 시간을 줄일 수 있다.The present invention discloses a computing device on a galloise field. The circuit can be simplified to reduce the computation time by having a unique circuit configuration for performing the operations of (α i ) 2 , (α i ) l / 2 , (α i ) 3 on the gallois field.

Description

갈로이스 필드상에서의 연산장치Computing Devices on Galois Field

제1도는 본 발명의 갈로이스 필드상의 연산회로의 바람직한 일실시예를 나타내는 블럭도1 is a block diagram showing a preferred embodiment of the arithmetic circuit on the galloise field of the present invention.

제2도는 제1도에 도시된 (αi)2연산회로의 상세 회로도FIG. 2 is a detailed circuit diagram of the (α i ) 2 calculation circuit shown in FIG.

제3도는 제1도에 도시된 (αi)1/2의 연산회로의 상세 회로도3 is a detailed circuit diagram of an arithmetic circuit of (α i ) 1/2 shown in FIG.

제4도는 제1도에 도시된 (αi)3의 연산회로의 블럭도4 is a block diagram of an arithmetic circuit of (α i ) 3 shown in FIG.

제5도는 제4도에 도시된 α7계수 발생수단의 상세 회로도5 is a detailed circuit diagram of the α 7 coefficient generating means shown in FIG.

제5도는 제4도에 도시된 α6계수 발생수단의 상세 회로도5 is a detailed circuit diagram of the α 6 coefficient generating means shown in FIG.

제7도는 제4도에 도시된 α5계수 발생수단의 상세 회로도7 is a detailed circuit diagram of the α 5 coefficient generating means shown in FIG.

제8도는 제4도에 도시된 α4계수 발생수단의 상세 회로도8 is a detailed circuit diagram of the α 4 coefficient generating means shown in FIG.

제9도는 제4도에 도시된 α3계수 발생수단의 상세 회로도9 is a detailed circuit diagram of the α 3 coefficient generating means shown in FIG.

제10도는 제4도에 도시된 α2계수 발생수단의 상세 회로도10 is a detailed circuit diagram of the α 2 coefficient generating means shown in FIG.

제11도는 제4도에 도시된 α1계수 발생수단의 상세 회로도11 is a detailed circuit diagram of the α 1 coefficient generating means shown in FIG.

제12도는 제4도에 도시된 α0계수 발쟁수단의 상세 회로도12 is a detailed circuit diagram of the α 0 coefficient issuing means shown in FIG.

본 발명은 갈로이스 필드상에서의 연산장치에 관한 것으로, 특히 회로구성이 간단하고 고속으로 동작하는 갈로이스 필드상에서의 연산장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic device on a galloise field, and more particularly to an arithmetic device on a galloise field having a simple circuit configuration and operating at high speed.

일반적으로 디지탈 오디오 기기에서 많이 사용되는 에러정정 부호로 리드-솔로몬 코드가 있는데, 이를 사용하여 에러정정 시스템을 실현함에 있어 고려되어야 할 사항은 하드웨어를 간략화하고 연산속도를 줄이는 것이다.The error correction code commonly used in digital audio equipment is Reed-Solomon code. The considerations in realizing the error correction system are to simplify the hardware and reduce the operation speed.

소니사에서는 갈로이스 필드(Galois Field)상에서의 연산을 위하여 승수(αi)와 피승수(αj)을 곱하는 회로와 가수(αi)와 피가수(αj)을 더하는 회로를 이용하여 곱셈, 덧셈을 구현하였고, 뺄셈, 나눗셈을 위하여 α-1ROM을 사용하였다. 이와같은 방법은 에러정정 코드에서는 매우 효과적인 방법으로 현재까지 널리 사용되고 있다. 그러나, 모든 연산회로와 시스템 제어를 단순 논리 게이트만으로 구현하기에는 하드웨어량이 너무 많아지므로 일반적으로 마이크로 프로그래밍 기법을 많이 사용하고 있다.The Sony Corporation by using an adding Royce field (Galois Field) operation multiplier (α i) and the multiplicand (α j) a multiplying circuit and a mantissa (α i) and the summand (α j) for on the go circuit multiplication, an addition Α- 1 ROM was used for subtraction and division. This method is very effective in error correction code and is widely used to date. However, since the amount of hardware is too large to implement all of the operation circuits and system control using only simple logic gates, micro programming techniques are generally used.

소니사의 특허에서 주장한 곱셈, 덧셈, 반전 ROM의 연산장치를 가지고 마이크로 프로그램 ROM을 이용하여 에러정정 시스템에서 필요한 다항식 연산을 하기 위해서는 미국 특허번호 4,142,172호에 공개된 호너(Horner)방법을 실제 연산방법으로 채택하면 매우 고속으로 연산을 수행할 수가 있다.In order to perform the polynomial operation required in the error correction system using the microprogram ROM with the multiplication, addition and inversion ROM arithmetic unit claimed in Sony's patent, the Horner method disclosed in US Pat. No. 4,142,172 is used as the actual arithmetic method. If adopted, the operation can be performed at very high speed.

호너의 방법은 ((A*B)+C)*D+E와 같이 곱과 합의 연속적인 계산방식으로 여기에서 A*B 또는 A+B 라는 한번의 연산을 수행하기 위해서는 마이크로 프로그램 ROM의 1스텝이 최소한 필요하게 된다.Horner's method is a continuous calculation of multiplication and consensus, such as ((A * B) + C) * D + E, where one step of the microprogram ROM is used to perform one operation, A * B or A + B. This is necessary at least.

일반적으로 1에러나 2에러 정정에서는 다항식 연산이 그리 복잡하지 않으므로 호너의 방법이 유용하다. 그러나 3에러 이상을 정정하기 위해서는 기하급수적으로 많은 연산 스텝이 필요하게 되고, 특히 (αi)2이외에 (αi)3또는 (αi)1/2의 특별한 연산이 필요하게 된다.In general, Horner's method is useful because 1- or 2-error correction is not very complicated. 3 but in order to correct the error is more than the required number of operation steps exponentially, in particular (α i) the special operation of the second addition (α i) 3 or (α i) 1/2 is required.

그런데 호너 방법을 이용할 경우에는, (αi)3은 (αi)3=(αi*αi)*αi의 2번의 연산이 필요하고, 또한 (αi)1/2의 연산은 불가능하다. 즉, 종래의 호너 방법을 이용한 연산 방법에서는 연산 스텝수가 많고 연산 시간이 길다는 단점이 있으며, 또한 연산이 불가능한 경우가 있다.By the way, when the Horner method is used, (α i ) 3 requires two operations (α i ) 3 = (α i * α i ) * α i , and (α i ) 1/2 cannot be calculated. Do. That is, the conventional calculation method using the Horner method has a disadvantage in that the number of calculation steps is long and the calculation time is long, and the calculation may not be possible.

따라서 본 발명의 목적은 갈로이스 필드상의 다중 오류 정정에서 (αi)2, (αi)3, 및 (αi)1/2등을 포함한 복잡한 연산이 가능하며 연산 스텝수와 연산 속도를 줄일 수 있는 갈로이스 필드상의 연산회로를 제공하는데 있다.Accordingly, an object of the present invention is to enable complex calculations including (α i ) 2 , (α i ) 3 , and (α i ) 1/2 in multiple error correction on a gallois field and to reduce the number of operation steps and the operation speed. To provide a computational circuit on the galloise field.

상기 목적을 달성하기 위한 본 발명에 따른 갈로이스 필드상의 연산회로는,An operation circuit on the gallois field according to the present invention for achieving the above object,

제1제어신호에 응답하여 제1데이타를 그대로 전송하기 위한 제1레지스터, 제2제어신호에 응답하여 상기 제1데이타를 반전하여 계수를 발생하기 위한 반전 연산수단, 상기 제1레지스터 또는 상기 반전 연산수단의 출력신호와 제2데이타를 입력하여 승산하기 위한 곱셈수단, 상기 곱셈수단의 출력신호와 제3데이타를 입력하여 가산하기 위한 가산수단, 제3제어신호에 응답하여 상기 가산수단의 출력신호를 입력하여 제곱연산을 수행하여 계수를 발생하기 위한 (αi)2연산수단, 제4제어신호에 응하여 상기 가산수단의 출력신호를 입력하여 (αi)1/2연산을 수행하여 계수를 발생하기 위한 (αi)1/2연산수단, 제5제어신호에 응답하여 상기 가산수단의 출력신호를 입력하여 (αi)3연산을 수행하여 계수를 발생하기 위한 (αi)3연산수단, 제6제어신호에 응답하여 상기 가산수단의 출력신호를 그대로 전송하기 위한 제2레지스터, 및 상기 (αi)2, (αi)1/2, (αi)3연산수단, 및 상기 제2레지스터의 출력신호를 저장하고 출력하기 위한 제3레지스터를 구비하는 것을 특징으로 한다.A first register for transmitting the first data as it is in response to a first control signal, an inversion calculating means for generating a coefficient by inverting the first data in response to a second control signal, the first register or the inversion operation Multiplication means for inputting and multiplying the output signal of the means and the second data; adding means for inputting and adding the output signal of the multiplication means and the third data; and outputting the output signal of the adding means in response to a third control signal. (Α i ) 2 arithmetic means for generating a coefficient by performing square operation by input, and inputting the output signal of the adding means in response to a fourth control signal to perform a (α i ) 1/2 operation to generate a coefficient for (α i) 1/2 computing means, the fifth control signal in response to the output signal of said adding means (α i) (α i) third calculation means for generating a coefficient by performing a third operation, the 6 Respond to control signals A second register, and stores the output signal of the (α i) 2, (α i) 1/2, (α i) 3 operation means, and said second register to be transferred directly to the output signal of the addition means And a third register for outputting.

바람직한 실시예에 의하면, 상기 (αi)2연산수단은 아래의 식을 만족하는 논리 게이트로 구성된다.According to a preferred embodiment, the (α i ) 2 calculation means is composed of a logic gate that satisfies the following expression.

또한 상기 (αi)1/2연산수단은 아래의 식을 만족하는 논리 게이트로 구성된다.The (α i ) 1/2 calculation means is composed of a logic gate that satisfies the following expression.

또한 상기 (αi)3연산수단은 다수개의 계수 발생수단들로 구성되며, 각 계수 발생수단은 각각 아래의 식을 만족하는 논리 게이트로 구성된다.In addition, (α i ) 3 calculation means is composed of a plurality of coefficient generating means, each coefficient generating means is composed of a logic gate that satisfies the following equation.

여기에서 상기 A는 갈로이스 필드상의 한 값, 즉 αi이며, A =a7α7+ a6α6+ a5α5+ a4α4+ a3α3+ a2α2+ a1α1+a0α0으로 주어진다. 상기 a7내지 a0는 계수들을 나타낸다.Where A is a value on the gallois field, i.e., α i , and A = a 7 α 7 + a 6 α 6 + a 5 α 5 + a 4 α 4 + a 3 α 3 + a 2 α 2 + a 1 α 1 + a 0 α 0 . A 7 to a 0 represent coefficients.

이하 첨부된 도면을 참고로 하여 본 발명의 갈로이스 필드상의 연산회로를 상세히 설명하면 다음과 같다.Hereinafter, an operation circuit on a gallois field of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 갈로이스 필드상의 연산회로의 바람직한 일실시예를 나타내는 블럭도이다.1 is a block diagram showing a preferred embodiment of the arithmetic circuit on the galloise field of the present invention.

제1도를 참조하면, 상기 본 발명의 갈로이스 필드상의 연산회로는, 제1레지스터(500), (αi)-1연산회로(510), 곱셈기(520), 가산기(530), (αi)2연산회로(540), (αi)1/2연산회로 (550), (αi)3연산회로(560), 제2레지스터(570), 및 제3레지스터(580)으로 구성되어 있다.Referring to FIG. 1, the arithmetic circuit on the gallois field of the present invention includes a first register 500, a ( i ) -1 arithmetic circuit 510, a multiplier 520, an adder 530, (a i ) 2 arithmetic circuit 540, (α i ) 1/2 arithmetic circuit 550, (α i ) 3 arithmetic circuit 560, a second register 570, and a third register 580 have.

상기 제1레지스터(500)은 제1제어신호(B1)에 응답하여 제1데이타(αB)를 그대로 전송하고, 상기(αi)-1연산회로(510)은 제2제어신호(B2)에 응답하여 상기 제1데이타(αB)를 반전한다. 상기 곱셈기(520)은 상기 제1레지스터(500) 또는 상기 (αi)-1연산회로(510)의 출력신호와 제2데이타(αA)를 입력하여 승산하고, 상기 가산기(530)은 상기 곱셈기 (520)의 출력신호와 제3데이타(αC)를 입력하여 가산한다. 상기 (αi)2연산회로(540)은 제3제어신호(C1)에 응답하여 상기 가산기(530)의 출력신호를 입력하여 (αi)2연산을 수행하여 계수를 발생하고, 상기 (αi)1/2연산회로(550)은 제4제어신호(C2)에 응답하여 상기 가산기(530)의 출력신호를 입력하여 (αi)1/2연산을 수행하여 계수를 발생한다. 또한 상기 (αi)3연산회로(560)은 제5제어신호(C3)에 응답하여 상기 가산기(530)의 출력신호를 입력하여 (αi)3연산을 수행하여 계수를 발생하고, 상기 제2레지스터(570)은 제6제어신호(C4)에 응답하여 상기 가산기(530)의 출력신호를 그대로 전송한다. 또한 상기 제3레지스터(580)은 상기 (αi)2, (αi)1/2, (αi)3연산회로(540, 550, 560), 및 상기 제2레지스터(570)중 선택된 어느 하나의 출력신호를 저장하고 출력신호(α out)로서 출력한다.The first register 500 transmits the first data α B as it is in response to the first control signal B 1 , and the α i −1 calculation circuit 510 receives the second control signal B. In response to 2 ), the first data α B is inverted. The multiplier 520 multiplies the output signal of the first register 500 or the (α i ) −1 calculation circuit 510 by the second data α A , and the adder 530 is multiplied by the adder 530. The output signal of the multiplier 520 and the third data α C are input and added. The (α i ) 2 calculation circuit 540 inputs the output signal of the adder 530 in response to the third control signal C 1 to perform (α i ) 2 operation to generate a coefficient, and ( α i ) 1/2 calculation circuit 550 inputs the output signal of the adder 530 in response to the fourth control signal C 2 to perform (α i ) 1/2 calculation to generate a coefficient. In addition, the (α i ) 3 calculation circuit 560 inputs the output signal of the adder 530 in response to the fifth control signal C 3 to perform (α i ) 3 operation to generate a coefficient, and The second register 570 transmits the output signal of the adder 530 as it is in response to the sixth control signal C 4 . The third register 580 may be any one selected from among (α i ) 2 , (α i ) 1/2 , (α i ) 3 arithmetic circuits 540, 550, 560, and the second register 570. One output signal is stored and output as an output signal α out.

상기 구성의 연산은 다음의 조건에 따라 이루어진다.The calculation of the above configuration is performed under the following conditions.

αi×αj; αA=αi, αB=αj(B1=1), αC=0 (C4=1)α i × α j ; α A = α i , α B = α j (B 1 = 1), α C = 0 (C 4 = 1)

αi/αj; αA=αi, αB=αj(B2=1), αC=0 (C4=1)α i / α j ; α A = α i , α B = α j (B 2 = 1), α C = 0 (C 4 = 1)

(αi)2; αA=αi, αB=αC=0 (C1=1)(α i ) 2 ; α A = α i , α B = α C = 0 (C 1 = 1)

(αi)1/2; αA=αi, αB=αC=0 (C2=1)(α i ) 1/2 ; α A = α i , α B = α C = 0 (C 2 = 1)

(αi)3; αA=αi, αB=αC=0 (C3=1)(α i ) 3 ; α A = α i , α B = α C = 0 (C 3 = 1)

따라서, 상술한 본 발명의 갈로이스 필드상의 연산회로에서는, 갈로이스 필드상의 오류 정정에서 (αi)2, (αi)3, 및 (αi)1/2등을 포함한 특별용도의 연산을 위한 회로를 미리 구성함으로써 회로 구성을 간략화할 수 있고 또한 연산 스텝수와 연산 시간을 줄일 수 있다.Therefore, in the arithmetic circuit on the galloise field of the present invention described above, a special-purpose operation including (α i ) 2 , (α i ) 3 , (α i ) 1/2, etc. in error correction on the galloise field is performed. The circuit configuration can be simplified, and the number of operation steps and calculation time can be reduced.

이하 상기 (αi)2의 연산회로(540), (αi)1/2연산회로(550), 및 (αi)3연산회로(560)의 구성에 대하여 상세히 설명하겠다.Hereinafter, the configurations of the calculation circuit 540 of the (α i ) 2 , the (α i ) 1/2 calculation circuit 550, and the (α i ) 3 calculation circuit 560 will be described in detail.

제2도는 제1도에 도시된 (αi)2연산회로의 상세 회로도이다.FIG. 2 is a detailed circuit diagram of the (α i ) 2 calculation circuit shown in FIG.

제2도에 도시된 회로를 설명하기 전에 갈로이스 필드상의 식을 살펴보면, 먼저 갈로이스 필드 GF(28)상에서의 원시 다항식은 P(x)=x8+x4+x3+x2이고, 갈로이스 필드상의 한 값 A, 즉 αi는 아래의 식으로 나타내어진다.Before describing the circuit shown in FIG. 2, look at the equation on the gallois field. First, the primitive polynomial on the gallois field GF (2 8 ) is P (x) = x 8 + x 4 + x 3 + x 2 , A value A on the Gallois field, i.e., α i is represented by the following equation.

이에 따라 A2의 계산식을 풀면 다음과 같이 나타내어진다.Accordingly, the solution of A 2 is expressed as follows.

따라서 제2도를 참조하면, 상기 (αi)2연산회로는 상기 식(1)에 따라 구현되며, 입력신호(a6)을 버퍼하여 α7의 계수(OUT7)을 출력하기 위한 버퍼(10), 입력신호(a3, a5)를 입력하여 배타 논리합하기 위한 XOR게이트(11), 입력신호(a6)와 XOR게이트(11)의 출력신호를 입력하여 배타 논리합하여 α6의 계수(OUT6)을 출력하기 위한 XOR게이트(12), 입력신호(a5)를 버퍼하여 α5의 계수(OUT5)를 출력하기 위한 버퍼(13), 입력신호(a2)와 입력신호(a4)를 입력하여 배타 논리합하기 위한 XOR게이트(14), 입력신호(a5)와 XOR게이트(14)의 출력신호를 배타 논리합하기 위한 XOR게이트(15), 입력신호(a4)와 XOR게이트(15)의 출력신호를 배타 논리합하여 α4의 계수(OUT4)를 출력하기 위한 XOR게이트(16), 입력신호(a4, a6)를 입력하여 배타 논리합하여 α3의 계수(OUT3)를 출력하기 위한 XOR게이트(17), 입력신호(a1, a4)를 입력하여 배타 논리합하기 위한 XOR게이트(18), 입력신호(a5)와 XOR게이트(18)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(19), 입력신호(a6)와 XOR게이트(19)의 출력신호를 입력하여 배타 논리합하여 α2의 계수(OUT2)를 출력하기 위한 XOR게이트(20), 입력신호(a7)를 입력하여 버퍼하고 α1의 계수(OUT1)를 출력하기 위한 버퍼(21), 입력신호(a0, a4)를 입력하여 배타논리합하기 위한 XOR게이트(22), 입력신호(a6)과 XOR게이트(22)의 출력신호를 배타 논리합하기 위한 XOR게이트(23), 입혁신호(a7)와 XOR게이트(23)의 출력신호를 배타 논리합하여 α0의 계수(OUT0)를 출력하기 위한 XOR게이트(24)로 구성되어 있다.Accordingly, referring to FIG. 2, the (α i ) 2 calculation circuit is implemented according to Equation (1), and buffers the input signal a 6 to output a coefficient OUT 7 of α 7 . ), The XOR gate 11 for inputting and ORing the input signals a 3 and a 5 , and the output signal of the input signal a 6 and the XOR gate 11 and inputting and exclusive ORing the coefficients of α 6 ( XOR gate 12 for outputting OUT6, buffer 13 for outputting the coefficient OUT5 of α 5 by buffering the input signal a 5 , input signal a 2 and input signal a 4 XOR gate 14 for exclusive OR by inputting X, XOR gate 15 for exclusive OR for output signal of input signal a 5 and XOR gate 14, input signal a 4 and XOR gate 15 XOR gate 16 for outputting the coefficient OUT4 of α 4 by the exclusive OR of the output signal of DELTA), and exclusive OR by inputting the input signals a 4 and a 6 to output the coefficient OUT3 of α 3 . for XOR gate 17 for inputting the exclusive OR by inputting the XOR gate 17, the input signals a 1 , a 4 , and for the exclusive OR of the output signal of the input signal a 5 with the output signal of the XOR gate 18. An XOR gate 20 and an input signal a 7 for outputting the coefficient OUT2 of α 2 by inputting an XOR gate 19, an input signal a 6 and an output signal of the XOR gate 19, and performing an exclusive OR. And a buffer 21 for outputting the coefficient OUT1 of α 1 , an XOR gate 22 and an input signal a 6 for exclusively logical input by inputting the input signals a 0 and a 4 . For outputting the coefficient OUT0 of α 0 by exclusively ORing the XOR gate 23 for the exclusive OR of the output signal of the XOR gate 22 and the output signal a 7 and the output signal of the XOR gate 23. It consists of an XOR gate 24.

제3도는 제1도에 도시된 (αi)1/2연산회로의 상세 회로도이다.FIG. 3 is a detailed circuit diagram of the (α i ) 1/2 calculation circuit shown in FIG.

제3도에 도시된 회로를 설명하기 전에 A1/2의 계산식을 유도하면 다음과 같다.Before describing the circuit shown in FIG. 3, a calculation formula of A 1/2 is derived.

상기 식에서 α255=α0이다.In the above formula, α 255 = α 0 .

따라서 제3도를 참조하면, 상기 (αi)1/2의 연산회로는 상기 식(2)에 따라 구현되며, 입력신호(a1)을 입력하고 버퍼하여 α7의 계수(OUT7)를 출력하기 위한 버퍼(30), 입력신호(a7)를 입력하고 버퍼하여 α6의 계수(OUT6)를 출력하기 위한 버퍼(31), 입력신호(a5)를 입력하고 버퍼하여 α5의 계수(OUT5)를 출력하기 위한 버퍼(32), 입력신호(a3, a7)을 입력하여 배타 논리합하고 α4의 계수(OUT4)를 출력하기 위한 XOR게이트(33), 입력신호(a5, a6)를 입력하여 배타 논리합하기 위한 XOR게이트(34), 입력신호(a7)와 XOR게이트(34)의 출력신호를 입력하여 배타 논리합하여 a3의 계수(OUT3)를 출력하기 위한 XOR게이트(35), 입력신호(a1, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(36), 입력신호(a4)와 XOR게이트(36)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(37), 입력신호(a5)와 XOR게이트(37)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(38), 입력신호(a7)와 XOR게이트(38)의 출력신호를 입력하여 배타 논리곱하여 α2의 계수(OUT2)를 출력하기 위한 XOR게이트(39), 입력신호(a2, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(40), 입력신호(a5)와 XOR게이트(40)의 출력신호를 입력하여 배타 논리합하여 α1의 계수(OUT1)를 출력하기 위한 XOR게이트(41), 입력신호(a0, a1)를 입력하여 배타 논리합하기 위한 XOR게이트(42), 입력신호(a3)와 XOR게이트(42)의 출력신호를 입력하여 배타 논리합하고 a0의 계수(OUT0)를 출력하기 위한 XOR게이트(43)으로 구성되어 있다.Therefore, referring to FIG. 3, the calculation circuit of (α i ) 1/2 is implemented according to Equation (2), and inputs and buffers the input signal a 1 to output the coefficient OUT 7 of α 7 . A buffer 30 for inputting and buffering an input signal a 7 , a buffer 31 for outputting a coefficient OUT6 of α 6 , and a buffer for inputting the input signal a 5 and a coefficient of α 5 ( A buffer 32 for outputting OUT5, an XOR gate 33 for inputting exclusive OR by input signal a 3 , a 7 and outputting coefficient OUT4 of α 4 , and input signal a 5 , a XOR gate 34 for inputting an exclusive OR by inputting 6 ), and an XOR gate for outputting the coefficient OUT3 of a 3 by inputting an exclusive OR of the output signals of the input signal a 7 and the XOR gate 34. 35), input signals (a 1, a 3) the input to the XOR gate 36 for exclusive-OR, the input signal (a 4) and by the output signal of the XOR gate 36 for exclusive OR XOR Gay 37, by the output signal of the input signal (a 5) and the XOR gate 37. XOR gate 38 for input to exclusive-OR the output signal of the input signal (a 7) and XOR gates 38 XOR gate 39 for outputting the coefficient OUT2 of α 2 by an exclusive AND, XOR gate 40 for inputting and ORing the input signals a 2 , a 3 , and an XOR with the input signal a 5 XOR gate 41 for inputting the output signal of the gate 40 to exclusive OR and outputting the coefficient OUT1 of α 1 , and XOR gate 42 for inputting the exclusive OR to the input signals a 0 and a 1 . And an XOR gate 43 for inputting an exclusive OR by inputting the input signal a 3 and the output signal of the XOR gate 42 and outputting the coefficient OUT0 of a 0 .

제4도는 제1도에 도시된 (αi)3의 연산회로의 블럭도이다.4 is a block diagram of an arithmetic circuit of (α i ) 3 shown in FIG.

제4도에 도시된 회로를 설명하기 전에 (αi)3의 계산식을 표현하면 다음과 같다.Before describing the circuit shown in FIG. 4, the equation of (α i ) 3 is expressed as follows.

(αi)3의 계산을 위하여 A*B의 일반식을 표현하면 다음과 같다.In order to calculate (α i ) 3 , the general formula of A * B is expressed as follows.

3제곱식을 일반식으로 풀면,If you solve this squared equation as

식(3)을 풀어서 α7-α0까지의 수식을 정리한 후에 이를 이용하여 b7-b0대신에 앞에서 구한 (αi)2의 식의 각 계수들을 대입하면 다음과 같은 식을 얻을 수 있다.After solving equation (3) up to α 7 -α 0 and substituting the coefficients of (α i ) 2 as above instead of b 7 -b 0 , the following equation can be obtained. have.

따라서 제4도를 참조하면, 상기 (αi)3의 연산회로는 상기 식(5) 내지 식(12)에 따라 구현되며, 입력신호(a0, a1, a2, a3, a4, a5, a6, a7)를 입력하여 α0, α1, α2, α3, α4, α5, α6, α7의 계수를 각각 발생하기 위한 계수 발생수단들(50, 51, 52, 53, 54, 55, 56, 57)로 구성되어 있다.Therefore, referring to FIG. 4, the calculation circuit of (α i ) 3 is implemented according to Equations (5) to (12), and the input signals a 0 , a 1 , a 2 , a 3 , a 4 coefficient generation means 50 for generating coefficients of α 0 , α 1 , α 2 , α 3 , α 4 , α 5 , α 6 , α 7 by inputting, a 5 , a 6 , a 7 ) 51, 52, 53, 54, 55, 56, 57).

제5도는 제4도에 도시된 α7계수 발생수단(50)의 논리 회로도이다.5 is a logic circuit diagram of the α 7 coefficient generating means 50 shown in FIG.

제5도를 참조하면, 상기 α7계수 발생수단은 상기 식(5)에 따라 구현되며, 입력신호(a1, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(60), 입력신호(a3, a4)를 입력하여 배타 논리합하기 위한 XOR게이트(61), 입력신호(a2, a4)를 입력하여 배타 논리합하기 위한 XOR게이트(62), 입력신호(a0, a1)을 입력하여 배타 논리합하기 위한 XOR게이트(63), 입력신호(a0, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(64), 입력신호(a3)와 XOR게이트(63)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(65), 입력신호(a5)와 XOR게이트(64)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(66), 입력신호(a5)와 XOR게이트(65)의 출력신호를 입력하여 배타 논리 합하기 위한 XOR게이트(67), 입력신호(a6)와 XOR게이트(66)의 출력신호를 입력하여 배타 논리합하기 의한 XOR게이트(68), 입력신호(a3)와 XOR게이트(60)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(69), 입력신호(a4)와 XOR게이트(61)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(70), 입력신호(a5)와 XOR게이트(62)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(71), 입력신호(a6)와 XOR게이트(67)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(72), 입력신호(a7)와 XOR게이트(68)의 출력신호를 입력하여 논리놉하기 위한 AND게이트(73), AND게이트(69, 70)의 출력신호를 배타 논리합하기 위한 XOR게이트(74), AND게이트(71, 72)의 출력신호를 배타 논리합하기 위한 XOR게이트(75), XOR게이트(74, 75)의 출력신호를 배타 논리합하기 위한 XOR게이트(76), XOR게이트(76)과 AND게이트(73)의 출력신호를 배타 논리합하기 위한 XOR게이트(77)로 구성되어 있다.Referring to FIG. 5, the α 7 coefficient generating means is implemented according to Equation (5), and includes an XOR gate 60 and an input signal a for exclusively ORing the input signals a 1 and a 2 . XOR gate 61 for exclusive OR by inputting 3 , a 4 ), XOR gate 62 for exclusive OR with input signal a 2 , a 4 , and input signals a 0 , a 1 XOR gate 63 for input and exclusive OR, input signal a 0 , a 2 , and XOR gate 64 for exclusive OR and input signal a 3 and output signals of XOR gate 63. XOR gate 65 for input and exclusive OR, XOR gate 66 for input and exclusive OR and input signal a 5 and output signal of XOR gate 64, input signal a 5 and XOR gate ( XOR gate for an exclusive logical sum to an output signal of 65) 67, the input signal (a 6) the output signal of the XOR gate 66 and to the exclusive OR The output signal of the XOR gate 68, the input signal (a 3) and an AND gate 69, the input signal (a 4) and a XOR gate (61) for the logic multiplication by the output signal of the XOR gate 60 Of the AND gate 70 and the OR of the input signal a 6 and the XOR gate 67 for the AND multiplication by inputting the AND signal of the AND gate 70 and the OR of the input signal a 5 and the XOR gate 62. The AND gate 72 for inputting and logically outputting the output signal, and the AND gate 73 and AND gates 69 and 70 for inputting and logically outputting the output signals of the input signal a 7 and the XOR gate 68. XOR gate 74 for exclusive OR of the output signal, XOR gate 75 for exclusive OR for the output signal of the AND gates 71 and 72, and XOR for exclusive OR of the output signal of the XOR gates 74 and 75 A gate 76, an XOR gate 76 and an XOR gate 77 for exclusively ORing the output signals of the AND gate 73 are constituted.

제6도는 제4도에 도시된 α6계수 발생수단(51)의 논리 회로도이다.FIG. 6 is a logic circuit diagram of the α 6 coefficient generating means 51 shown in FIG.

제6도를 참조하면, 상기 α6계수 발생수단은 상기 식(6)에 따라 구현되며, 입력신호(a1, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(80), 입력신호(a0, a1)를 입력하여 배타 논리합하기 위한 XOR게이트(81), 입력신호(a2, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(82), 입력신호(a5, a6)를 입력하여 배타 논리합하기 위한 XOR게이트(83), 입력신호(a4)와 XOR게이트(80)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(84), 입력신호(a2)와 XOR게이트(81)의 출력 신호를 입력하여 배타 논리합하기 위한 XOR게이트(85), 입력신호(a4)와 XOR게이트(82)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(86), 입력신호(a7)와 XOR게이트(83)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(87), 입력신호(a3)와 XOR게이트(85)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(88), 입력신호(a5)와 XOR게이트(86)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(89), 입력신호(a0, a3)를 입력하여 논리곱하기 위한 AND게이트(90), 입력신호(a4)와 XOR게이트(84)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(91), 입력신호(a5)와, XOR게이트(88)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(92), 입력신호(a6)와 XOR게이트(89)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(93), 입력신호(a7)와 XOR게이트(87)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(94), 입력신호(a2)와 AND게이트(90)의 출력신호를 배타 논리합하기 위한 XOR게이트(95), AND게이트(91, 92)의 출력신호를 배타 논리합하기 위한 XOR게이트(96), AND게이트(93, 94)의 출력신호를 배타 논리합하기 위한 XOR게이트(97), XOR게이트(95, 96)의 출력신호를 배타 논리합하기 위한 XOR게이트(98), XOR게이트(97, 98)의 출력신호를 배타 논리합하여 α6의 계수를 발생하기 위한 XOR게이트(99)로 구성되어 있다.Referring to FIG. 6, the α 6 coefficient generating means is implemented according to Equation (6), and includes an XOR gate 80 and an input signal a for exclusively ORing the input signals a 1 and a 2 . XOR gate 81 for exclusive OR by inputting 0 , a 1 ), XOR gate 82 for exclusive OR with input signal a 2 , a 3 , and input signals a 5 , a 6 . input to the XOR gate 83, the input signal (a 4) and the XOR gate 84, the input signal (a 2), and XOR gate to the output signal of the XOR gate 80 for exclusive-OR for the exclusive-OR ( XOR gate 85 for inputting the exclusive OR of the output signal of 81, XOR gate 86 for the exclusive OR of the input signal a 4 and the output signal of the XOR gate 82, and the input signal a 7) and to the input the output signal of the XOR gate 83, the output signal of the XOR gate 87, the input signal (a 3) and the XOR gate 85 for exclusive-OR By entering the XOR gate 88, the input signal (a 5) and the XOR gate 89 by the output signal of the XOR gate 86 for exclusive-OR, the input signals (a 0, a 3) for exclusive-OR The AND gate 90 for ANDing, the AND signal 91 for input ANDing the output signal of the input signal a 4 and the XOR gate 84, and the AND signal 91 for input ANDing the output signal a 5 and the XOR gate 88 AND gate 92 for input and logical multiplication of the output signal, AND gate 93 and input signal a 7 and XOR gate for input and logical output of the output signal of the input signal a 6 and XOR gate 89 AND gate 94 for inputting and ANDing the output signal of 87, XOR gate 95 and AND gates 91, 92 for exclusively ORing the input signal a 2 and the output signal of AND gate 90. XOR gate (96) for exclusive OR of the output signals of < RTI ID = 0.0 >), XOR gate 97, XOR gates (95, 9) for exclusive OR < / RTI > An XOR gate 98 for exclusive OR of the output signal of 6) and an XOR gate 99 for generating the coefficient of? 6 by exclusive OR of the output signals of the XOR gates 97 and 98.

제7도는 제4도에 도시된 α5계수 발생수단(52)의 논리 회로도이다.FIG. 7 is a logic circuit diagram of the α 5 coefficient generating means 52 shown in FIG.

제7도를 참조하면, 상기 α5계수 발생수단은 상기 식(7)에 따라 구현되며, 입력신호(a1, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(100), 입력신호(a1, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(101), 입력신호(a1, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(102), 입력신호(a2, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(103), 입력신호(a1, a6)를 입력하여 배타 논리합하기 위한 XOR게이트(104), 입력신호(a3)와 XOR게이트(102)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(105), 입력신호(a6)와 XOR게이트(103)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(106), 입력신호(a7)와 XOR게이트(104)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(107), 입력신호(a5)와 XOR게이트(105)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(108), 입력신호(a1, a2)를 입력하여 논리곱하기 위한 AND게이트(109), 입력신호(a3)와 XOR게이트(100)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(110), 입력신호(a4)와 XOR게이트(101)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(111), 입력신호(a5)와 XOR게이트(108)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(112), 입력신호(a6)와 XOR게이트(106)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(113), 입력신호(a7)와 XOR게이트(107)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(114), AND게이트(109, 110)의 출력신호를 배타 논리합하기 위한 XOR게이트(115), AND게이트(111, 112)의 출력신호를 배타 논리합하기 위한 XOR게이트(116), AND게이트(113, 114)의 출력신호를 배타 논리합하기 위한 XOR게이트(117), XOR게이트(115, 116)의 출력신호를 배타 논리합하기 위한 XOR게이트(118), XOR게이트(117, 118)의 출력신호를 배타 논리합하여 α5의 계수를 발생하기 위한 XOR게이트(119)로 구성되어 있다.Referring to FIG. 7, the α 5 coefficient generating means is implemented according to Equation (7), and includes an XOR gate 100 and an input signal a for exclusively ORing the input signals a 1 and a 3 . XOR gate 101 for exclusive OR by inputting 1 , a 2 , XOR gate 102 for exclusive OR with input signal a 1 , a 2 , and input signals a 2 , a 3 XOR gate 103 for input and exclusive OR, input signals a 1 and a 6 , and XOR gate 104 for input and exclusive OR, input signal a 3 and output signals of XOR gate 102. XOR gate 105 for input and exclusive OR, XOR gate 106 for input and exclusive OR and input signal a 6 and output signal of XOR gate 103, input signal a 7 and XOR gate ( 104) to the output signal to an exclusive logical sum of the XOR gate 107, the input signal (a 5) the output signal of the XOR gate 105 and exclusive-OR XOR gate 108, the input signal (a 1, a 2) the input for multiplying the logical AND gate 109, the input signal (a 3) and the output signal of the XOR gate 100 to logic multiplication for for group Input AND gate 111, input signal a 5 and output signal of XOR gate 108 to perform AND multiplication by inputting AND gate 110, input signal a 4 and output signal of XOR gate 101 Of the AND gate 112, the input signal a 6 , and the output signal of the XOR gate 106 to logically multiply by inputting the AND signal 113, the input signal a 7 , and the XOR gate 107. An AND gate 114 for inputting and ORing an output signal, an XOR gate 115 for exclusively ORing the output signals of the AND gates 109, 110, and an exclusive OR for output signals of the AND gates 111 and 112. Output signals of the XOR gate 117 and the XOR gates 115 and 116 for exclusive OR of the output signals of the XOR gate 116 and the AND gates 113 and 114 An XOR gate 118 for exclusive OR and an XOR gate 119 for generating an coefficient of α 5 by exclusive OR of the output signals of the XOR gates 117 and 118.

제8도는 제4도에 도시된 α4계수 발생수단(53)의 논리 회로도이다.8 is a logic circuit diagram of the α 4 coefficient generating means 53 shown in FIG.

제8도를 참고하면, 상기 α4계수 발생수단은 상기 식(8)에 따라 구현되며, 입력신호(a0, a1)를 입력하여 배타 논리합하기 위한 XOR게이트(120), 입력신호(a2, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(121), 입력신호(a1, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(122), 입력신호(a0, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(123), 입력신호(a1, a4)를 입력하여 배타 논리합하기 위한 XOR게이트(124), 입력신호(a0, a1)를 입력하여 배타 논리합하기 위한 XOR게이트(125), 입력신호(a4)와 XOR게이트(123)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(126), 입력신호(a3)와 XOR게이트(124)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(127), 입력신호(a3)와 XOR게이트(125)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(128), 입력신호(a7)와 XOR게이트(128)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(129), 입력신호(a2)와 XOR게이트(120)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(130), 입력신호(a3)와 XOR게이트(121)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(131), 입력신호(a4)와 XOR게이트(122)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(132), 입력신호(a5)와 XOR게이트(126)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(133), 입력신호(a5)와 XOR게이트(126)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(134), 입력신호(a7)와 XOR게이트(129)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(135), AND게이트(130, 131)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(136), AND게이트(132, 133)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(137), AND게이트(134, 135)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(138), XOR게이트(136, 137)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(139), XOR게이트(138, 139)의 출력신호를 입력하여 배타 논리합하여 α4계수를 발생하기 위한 XOR게이트(140)로 구성되어 있다.Referring to FIG. 8, the α 4 coefficient generating means is implemented according to Equation (8), and includes an XOR gate 120 and an input signal (a) for inputting and ORing the input signals a 0 and a 1 . XOR gate 121 for exclusive OR by inputting 2 , a 3 ), XOR gate 122 for exclusive OR with input signal a 1 , a 3 , and input signal a 0 , a 2 XOR gate 123 to the exclusive-OR type, the input signals (a 1, a 4), the input to input a XOR gate 124, the input signals (a 0, a 1) to the exclusive logical sum to an exclusive-OR The output signal of the XOR gate 126, the input signal a 3 and the XOR gate 124 for the exclusive OR of the XOR gate 125, the input signal a 4 and the output signal of the XOR gate 123 is inputted. An XOR gate 127 for input and exclusive OR, an XOR gate 128 for input and exclusive OR for input signal a 3 and an output signal of the XOR gate 125, An XOR gate 129 for inputting an exclusive OR by inputting the input signal a 7 and an output signal of the XOR gate 128, and an AND for inputting and ORing the output signal of the input signal a 2 and the XOR gate 120. Input the AND signal 131, the input signal (A 4 ) and the output signal of the XOR gate 122 for the logical multiplication by inputting the gate 130, the input signal (a 3 ) and the output signal of the XOR gate 121 output of the aND gate 132, the input signal (a 5) and the aND gate 133, the input signal (a 5) and the XOR gate 126 for logical multiplication by the output signal of the XOR gate 126 for logical multiplication Output signals of the AND gate 134 and the AND gate 135 and AND gates 130 and 131 for input and logical multiplication by inputting the signals AND and output signals of the input signal a 7 and the XOR gate 129 XOR for inputting and ORing the output signals of the XOR gate 136 and AND gates 132 and 133 for exclusive OR XOR gate 138 for inputting and ORing the output signals of the AND gates 134 and 135 and XOR gate 139 for inputting and ORing the output signals of the XOR gates 136 and 137. And an XOR gate 140 for inputting the output signals of the XOR gates 138 and 139 and performing an exclusive OR to generate the α 4 coefficient.

제9도는 제4도에 도시된 α3계수 발생수단(54)의 논리 회로도이다.FIG. 9 is a logic circuit diagram of the α 3 coefficient generating means 54 shown in FIG.

제9도를 참조하면, 상기 α3계수 발생수단은 상기 식(9)에 따라 구현되며, 입력신호(a0, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(150), 입력신호(a0, a1)를 입력하여 배타 논리합하기 위한 XOR게이트(151), 입력신호(a1, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(152), 입력신호(a0, a1)를 입력하여 배타 논리합하기 위한 XOR게이트(153), 입력신호(a1, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(154), 입력신호(a3)와 XOR게이트(150)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(155), 입력신호(a2)와 XOR게이트(151)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(156), 입력신호(a3)와 XOR게이트(153)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(157), 입력신호(a4)와 XOR게이트(154)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(158), 입력신호(a3)와 XOR게이트(156)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(159), 입력신호(a6)과 XOR게이트(157)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(160), 입력신호(a6)와 XOR게이트(158)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(161), 입력신호(a4)와 XOR게이트(159)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(162), 입력신호(a6)과 XOR게이트(160)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(163), 입력신호(a3)와 XOR게이트(155)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(164), 입력신호(a4)와 XOR게이트(162)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(165), 입력신호(a5)와 XOR게이트(152)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(166), 입력신호(a5)와 XOR게이트(163)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(167), 입력신호(a7)과 XOR게이트(161)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(168), 입력신호(a1)와 AND게이트(164)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(169), AND게이트(165, 166)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(170), AND게이트(167, 168)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(171), XOR게이트(169, 170)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(172), XOR게이트(171, 172)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(173)으로 구성되어 있다.Referring to FIG. 9, the α 3 coefficient generating means is implemented according to Equation (9), and includes an XOR gate 150 and an input signal (a) for inputting and ORing the input signals a 0 and a 2 . XOR gate 151 for exclusive OR by inputting 0 , a 1 ), XOR gate 152 for exclusive OR with input signal a 1 , a 3 , and input signal a 0 , a 1 XOR gate 153 for input and exclusive OR, input signals a 1 and a 3 , and an XOR gate 154 for input and exclusive OR and input signals a 3 and output signals of XOR gate 150. XOR gate 155 for input and exclusive OR, XOR gate 156 for input and exclusive OR and input signal a 2 and output signal of XOR gate 151, input signal a 3 and XOR gate ( 153) to XOR input to exclusive-OR the output signal of the aND gate 157, the input signal (a 4) the output signal of the XOR gate 154 and exclusive-OR The output of XOR gate 158, the input signal (a 3) and a XOR gate (156), the XOR gate 159, the input signal (a 6) and an XOR gate (157) for inputting to the exclusive-OR output signal for group the input signals XOR gate 160 to the exclusive logical OR, the input signal (a 6) and XOR gate 161 for the input an output signal of the XOR gate 158 to the exclusive logical OR, the input signal (a 4) and XOR XOR gate 162 for inputting and ORing the output signal of the gate 159, XOR gate 163 for inputting and ORing the output signal of the input signal a 6 and the XOR gate 160 and the input signal AND gate 164 for inputting and ANDing the output signal of (a 3 ) and the XOR gate 155, and AND gate 165 for inputting and ANDing the output signal of the input signal a 4 and the XOR gate 162. And AND gate 166 and input signal a 5 for input and logical multiplication with the input signal a 5 and the output signal of the XOR gate 152. AND gate 167, the input signal (a 7), and the AND gate 168 to input the output signal of the XOR gate (161) for multiplying logic to input the output signal of XOR gate 163, a logical multiplication, the input signal ( a 1 ) and an XOR gate 170 for inputting an exclusive OR by inputting the output signal of the AND gate 164, and an XOR gate 170 and an AND gate for inputting the exclusive OR of the output signals of the AND gates 165 and 166. XOR gate 171 for inputting and ORing the output signals of 167 and 168, XOR gate 172 and XOR gates 171 and 172 for inputting and ORing the output signals of the XOR gates 169 and 170 And an XOR gate 173 for inputting an exclusive OR of the output signal.

제10도는 제4도에 도시된 α2계수 발생수단(55)의 논리 회로도이다.10 is a logic circuit diagram of the α 2 coefficient generating means 55 shown in FIG.

제10도를 참조하면, 상기 α2계수 발생수단은 상기 식(10)에 따라 구현되며, 입력신호(a0, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(180), 입력신호(a0, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(181), 입력신호(a0, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(182), 입력신호(a1, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(183), 입력신호(a4)와 XOR게이트(180)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(184), 입력신호(a3)와 XOR게이트(181)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(185), 입력신호(a4)와 XOR게이트(182)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(186), 입력신호(a3)와 XOR게이트(183)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(187), 입력신호(a4)와 XOR게이트(185)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(188), 입력신호(a5)과 XOR게이트(186)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(189), 입력신호(a6)와 XOR게이트(187)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(190), 입력신호(a5)와 XOR게이트(188)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(191), 입력신호(a6)과 XOR게이트(189)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(192), 입력신호(a7)와 XOR게이트(190)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(193), 입력신호(a0, a1)을 논리곱하기 위한 AND게이트(194), 입력신호(a0, a2)를 논리곱하기 위한 AND게이트(195), 입력신호(a2, a3)를 논리곱하기 위한 AND게이트(196), 입력신호(a4)와 XOR게이트(184)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(197), 입력신호(a5)와 XOR게이트(191)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(198), 입력신호(a6)와 XOR게이트(192)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(199), 입력신호(a7)과 XOR게이트(193)의 출력신호를 입력하여 논리곱하기 위한 AND게이트(200), AND게이트(194, 195)의 출력신호를 배타 논리합하기 위한 XOR게이트(201), AND게이트(196, 197)의 출력신호를 배타 논리합하기 위한 XOR게이트(202), AND게이트(198, 199)의 출력신호를 배타 논리합하기 위한 XOR게이트(203), XOR게이트(201, 202)의 출력신호를 배타 논리합하기 위한 XOR게이트(204), XOR게이트(203)와 AND게이트(200)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(205), XOR게이트(204, 205)의 출력신호를 입력하여 배타 논리합하여 α2계수 발생하기 위한 XOR게이트(206)으로 구성되어 있다.Referring to FIG. 10, the α 2 coefficient generating means is implemented according to Equation (10), and includes an XOR gate 180 and an input signal (a) for inputting and ORing the input signals a 0 and a 3 . XOR gate 181 for exclusive OR by inputting 0 , a 2 ), XOR gate 182 for exclusive OR with input signal a 0 , a 2 , and input signals a 1 , a 2 XOR gate 183 for input and exclusive OR, XOR gate 184 for input and exclusive OR and input signal a 4 and output signal of XOR gate 180, input signal a 3 and XOR gate ( XOR gate 185 for inputting the exclusive OR by inputting the output signal of 181, XOR gate 186 for the exclusive OR of the input signal a 4 and the output signal of the XOR gate 182, and the input signal a the output signal of the third) and the XOR gate (183), the XOR gate 187 for inputting the output signal of the exclusive OR, the input signal (a 4) and the XOR gate 185 Input to XOR gate 188, the input signal (a 5) and a XOR gate 189, the input and the XOR gate signal (a 6) with the output signal of the XOR gate 186 and to exclusive OR to the exclusive logical sum ( XOR gate for the input an output signal to exclusive OR 187) (190), the input signal (a 5) and the XOR gate 191 for the input an output signal of the XOR gate 188 to the exclusive logical OR, the input signal (a 6 ) XOR gate 192 for inputting and ORing the output signal of the XOR gate 189, XOR gate 193 for inputting and ORing the output signal of the input signal a 7 and XOR gate 190 ), the input signals (a 0, a 1), the AND gate 194 to logical multiplication, the input signal (a 0, AND gate 195 for a 2) a logical multiplication, the input signal (a 2, a 3) the AND gate 196 for logical multiplication, AND gate 197 for logical AND by input signal a 4 and output signal of XOR gate 184, input AND gate 198 for inputting and logically multiplying the signal a 5 and the output signal of the XOR gate 191, and AND gates for inputting and logically multiplying the output signal of the input signal a 6 and the XOR gate 192 ( 199, an AND gate 200 for inputting and ANDing the input signal a 7 and an output signal of the XOR gate 193, and an XOR gate 201 for exclusively ORing the output signals of the AND gates 194 and 195. XOR gate 202 for exclusive OR of the output signals of the AND gates 196 and 197, XOR gate 203 and XOR gates 201 and 202 for the exclusive OR of the output signals of the AND gates 198 and 199. Outputs of the XOR gate 204 and the XOR gate 205 and the XOR gates 204 and 205 for exclusive OR by inputting the output signals of the XOR gate 204 and the XOR gate 203 and the AND gate 200. An XOR gate 206 for inputting a signal and performing an exclusive OR to generate α 2 coefficients.

제11도는 제4도에 도시된 α1계수 발생수단(56)의 논리 회로도이다.FIG. 11 is a logic circuit diagram of the α 1 coefficient generating means 56 shown in FIG.

제11도를 참조하면, 상기 α1계수 발생수단은 상기 식(11)에 따라 구현되며, 입력신호(a2, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(210), 입력신호(a1, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(211), 입력신호(a0, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(212), 입력신호(a5)와 XOR게이트(210)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(213), 입력신호(a3)와 XOR게이트(211)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(214), 입력신호(a5)와 XOR게이트(212)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(215), 입력신호(a4)와 XOR게이트(214)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(216), 입력신호(a5)와 XOR게이트(215)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(217), 입력신호(a6)과 XOR게이트(217)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(218), 입력신호(a0, a1)를 논리곱하기 위한 AND게이트(219), 입력신호(a1, a4)를 논리곱하기 위한 AND게이트(220), 입력신호(a5)와 XOR게이트(213)의 출력신호를 논리곱하기 위한 AND게이트(221), 입력신호(a6)와 XOR게이트(216)의 출력신호를 논리곱하기 위한 AND게이트(222), 입력신호(a7)와, XOR게이트(218)의 출력신호를 논리곱하기 위한 AND게이트(223), 입력신호(a3)와 AND게이트(219)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(224), AND게이트(220, 221)의 출력신호를 배타 논리합하기 위한 XOR게이트(225), AND게이트(222, 223)의 출력신호를 배타 논리합하기 위한 XOR게이트(226), XOR게이트(224, 225)의 출력신호를 배타 논리합하기 위한 XOR게이트(227), XOR게이트(226, 227)의 출력신호를 배타 논리합하여 α2계수를 발생하기 위한 XOR게이트(228)로 구성되어 있다.Referring to FIG. 11, the α 1 coefficient generating means is implemented according to Equation (11), and includes an XOR gate 210 and an input signal a for exclusively ORing the input signals a 2 and a 3 . XOR gate 211 for exclusive OR by inputting 1 , a 2 , XOR gate 212 for exclusive OR for input signal a 0 , a 3 , input signal a 5 and XOR gate ( An XOR gate 213 for inputting an exclusive OR by inputting an output signal of 210, an XOR gate 214 for inputting an exclusive OR by inputting an output signal of the input signal a 3 and the XOR gate 211, and an input signal a 5 ) an XOR gate 215 for inputting and exclusive ORing the output signal of the XOR gate 212, and an XOR gate 216 for inputting and ORing the output signal of the input signal a 4 and the XOR gate 214. ), An XOR gate 217 for inputting and ORing the input signal a 5 and the output signal of the XOR gate 215, the input signal a 6 and the XOR XOR gate 218 for inputting and ORing the output signal of gate 217, AND gate 219 for ANDing the input signals a 0 , a 1 , and logic for input signals a 1 , a 4 AND gate 220 for multiplying, AND gate 221 for multiplying the output signal of the input signal (a 5 ) and the XOR gate 213, the output signal of the input signal a 6 and XOR gate 216 is logic The AND gate 222 for multiplying, the input signal a 7 and the AND signal 223 for multiplying the output signal of the XOR gate 218, the output signal of the input signal a 3 and the AND gate 219 XOR gate 224 for input and exclusive OR, XOR gate 225 for exclusive OR and output signals of AND gates 220 and 221, and XOR gate for exclusive OR for output signals of AND gates 222 and 223 226, the exclusive OR of the output signals of the XOR gates 227 and the XOR gates 226, 227 for the exclusive OR of the output signals of the XOR gates 224, 225. It consists of an XOR gate 228, for generating a second coefficient.

제12도는 제4도에 도시된 α0계수 발생수단(57)의 논리 회로도이다.12 is a logic circuit diagram of the α 0 coefficient generating means 57 shown in FIG.

제12도를 참조하면, 상기 α0계수 발생수단은 상기 식(12)에 따라 구현되며, 입력신호(a0, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(230), 입력신호(a2, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(231), 입력신호(a0, a2)를 입력하여 배타 논리합하기 위한 XOR게이트(232), 입력신호(a0, a3)를 입력하여 배타 논리합하기 위한 XOR게이트(233), 입력신호(a4)와 XOR게이트(230)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(234), 입력신호(a3)와 XOR게이트(232)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(235), 입력신호(a4)와 XOR게이트(233)의 출력신호를 입력하여 배타 논리합하기 위한 XOR게이트(236), 입력신호(a4)와 XOR게이트(235)의 출력신호를 배타 논리합하기 위한 XOR게이트(237), 입력신호(a7)와 XOR게이트(236)의 출력신호를 배타 논리합하기 위한 XOR게이트(238), 입력신호(a6)와 XOR게이트(237)의 출력신호를 배타 논리합하기 위한 XOR게이트(239), 입력신호(a2, a3)를 논리곱하기 위한 AND게이트(240), 입력신호(a4)와 XOR게이트(234)의 출력신호를 논리곱하기 위한 AND게이트(241), 입력신호(a5)와 XOR게이트(231)의 출력신호를 논리곱하기 위한 AND게이트(242), 입력신호(a6)과 XOR게이트(239)의 출력신호를 논리곱하기 위한 AND게이트(243), 입력신호(a7)과 XOR게이트(238)의 출력신호를 논리곱하기 위한 AND게이트(244), 입력신호(a0)와 AND게이트(240)의 출력신호를 배타 논리합하기 위한 XOR게이트(245), AND게이트(241, 242)의 출력신호를 배타 논리합하기 위한 XOR게이트(246), AND게이트(243, 244)의 출력신호를 배타 논리합하기 위한 XOR게이트(247), XOR데이트(245, 246)의 출력신호를 배타 논리합하기 위한 XOR게이트(248), XOR게이트(247, 248)의 출력신호를 배타 논리합하여 α0계수를 발생하기 위한 XOR게이트(249)로 구성되어 있다.Referring to FIG. 12, the α 0 coefficient generating means is implemented according to Equation (12), and includes an XOR gate 230 and an input signal a for exclusively ORing the input signals a 0 and a 2 . XOR gate 231 for exclusive OR by inputting 2 , a 3 , XOR gate 232 for exclusive OR with input signal a 0 , a 2 , and input signal a 0 , a 3 XOR gate 233 for input and exclusive OR, XOR gate 234 for input and exclusive OR and input signal a 4 and output signal of XOR gate 230, input signal a 3 and XOR gate ( An XOR gate 235 for inputting and ORing the output signal of 232, an XOR gate 236 for inputting and ORing the output signal of the input signal a 4 and the XOR gate 233, and an input signal a 4 ) The output signal of the XOR gate 237 and the input signal a 7 and the XOR gate 236 for exclusively ORing the output signal of the XOR gate 235 are exclusively An XOR gate 238 for resuming, an XOR gate 239 for exclusively ORing the input signal a 6 and the output signal of the XOR gate 237, and an AND gate for ANDing the input signal a 2 , a 3 . 240, an AND gate 241 for ANDing the input signal a 4 and the output signal of the XOR gate 234, and an AND gate for ANDing the output signal of the input signal a 5 and the XOR gate 231. 242, an AND gate 243 for ANDing the input signal a 6 and the output signal of the XOR gate 239, and an AND gate for ANDing the output signal of the input signal a 7 and the XOR gate 238. 244, an XOR gate 245 for exclusive OR of the input signal a 0 and the output signal of the AND gate 240, and an XOR gate 246 for exclusive OR of the output signals of the AND gates 241, 242. XOR gate 247 for exclusive OR of the output signals of the AND gates 243 and 244, and XOR gate 248 for exclusive OR of the output signals of the XOR dates 245 and 246. , It consists of an XOR gate 249 to the exclusive logical sum of the output signal of the XOR gates 247 and 248 to generate the coefficients α 0.

결론적으로, 상술한 본 발명의 갈로이스 필드상의 연산회로에서는 갈로이스 필드상의 다중 오류 정정에서 (αi)2, (αi)3, 및 (αi)1/2등을 포함한 특별용도의 연산을 위한 회로를 구비함으로써 회로 구성을 간략화하여 특별용도의 연산이 가능하며 또한 연산 스텝수와 연산 시간이 감소되는 장점이 있다. 이에 따라 상기 본 발명의 갈로이스 필드상의 연산회로를 이용하여 효율적인 에러정정 씨스템의 구현이 가능하다.In conclusion, the calculation circuit on the galloise field of the present invention described above includes a special-purpose operation including (α i ) 2 , (α i ) 3 , (α i ) 1/2, etc. in multiple error correction on the galloise field. By providing a circuit for the purpose of simplifying the circuit configuration it is possible to calculate the special use, and there is an advantage that the number of operation steps and calculation time is reduced. Accordingly, it is possible to implement an efficient error correction system by using the calculation circuit on the galloise field of the present invention.

이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.As described above, the present invention has been limited to one embodiment, but not limited thereto, and it is obvious that various modifications to the present invention can be made by those skilled in the art within the scope of the spirit of the present invention. .

Claims (4)

제1제어신호에 응답하여 제1데이타를 그대로 전송하기 위한 제1레지스터 ; 제2제어신호에 응답하여 상기 제1데이타를 반전하여 계수를 발생하기 위한 반전 연산수단 ; 상기 제1레지스터 또는 상기 반전 연산수단의 출력신호와 제2데이타를 입력하여 승산하기 위한 곱셈수단 ; 상기 곱셈수단의 출력신호와 제3데이타를 입력하여 가산하기 위한 가산수단 ; 제3제어신호에 응답하여 상기 가산수단의 출력신호를 입력하여 제곱연산을 수행하여 계수를 발생하기 위한 (αi)2연산수단 ; 제4제어신호에 응답하여 상기 가산수단의 출력신호를 입력하여 (αi)1/2연산을 수행하여 계수를 발생하기 위한 (αi)1/2연산수단 ; 제5제어신호에 응답하여 상기 가산수단의 출력신호를 입력하여 (αi)3연산을 수행하여 계수를 발생하기 위한 (αi)3연산수단 ; 제6제어신호에 응답하여 상기 가산수단의 출력신호를 그대로 전송하기 위한 제2레지스터 ; 상기 (αi)2연산수단, (αi)1/2연산수단, (αi)3연산수단, 및 상기 제2레지스터의 출력신호를 저장하고 출력하기 위한 제3레지스터를 구비하는 것을 특징으로 하는 갈로이스 필드상의 연산회로.A first register for transmitting the first data as it is in response to the first control signal; Inversion calculation means for inverting the first data in response to a second control signal to generate a coefficient; Multiplication means for inputting and multiplying an output signal of said first register or said inversion calculation means by a second data; Adding means for inputting and adding an output signal of the multiplication means and third data; (Α i ) 2 arithmetic means for inputting an output signal of the adding means in response to a third control signal to perform a square operation to generate a coefficient; A fourth control signal in response to the output signal of said adding means (α i) (α i) 1/2 computing means for generating a coefficient to perform the operation one-half; A fifth control signal in response to the output signal of said adding means (α i) (α i) third calculation means for generating a coefficient by performing a third operation; A second register for transmitting the output signal of the addition means in response to a sixth control signal; (Α i ) 2 calculation means, (α i ) 1/2 calculation means, (α i ) 3 calculation means, and a third register for storing and outputting an output signal of the second register. Computation circuit on galois field. 제1항에 있어서, 상기 (αi)2연산수단은, 제7입력신호를 버퍼하여 α7의 계수를 출력하기 위한 제1버퍼 ; 제4, 제6입력신호를 입력하여 배타 논리합하기 위한 제1XOR게이트 ; 제7입력신호와 제1XOR게이트의 출력신호를 입력하여 배타 논리합하여 α6의 계수를 출력하기 위한 제2XOR게이트 ; 제6입력신호를 버퍼하여 α5의 계수를 출력하기 위한 제2버퍼 ; 제3 입력신호와 제5입력신호를 입력하여 배타 논리합하기 위한 제3XOR게이트 ; 제6입력신호와 제3XOR게이트의 출력신호를 배타 논리합하기 위한 제4XOR게이트, 제5입력신호와 제4XOR게이트의 출력신호를 배타 논리합하여 α4의 계수를 출력하기 위한 제5XOR게이트; 제5, 제7입력신호를 입력하여 배타 논리합하여 α3의 계수를 출력하기 위한 제6XOR게이트 ; 제2, 제5입력신호를 입력하여 배타 논리합하기 위한 제7XOR게이트 ; 제6입력신호와 제7XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제8XOR게이트 ; 제7입력신호와 제8XOR게이트의 출력신호를 입력하여 배타 논리합하여 α2의 계수를 출력하기 위한 제9XOR게이트 ; 제8입력신호를 입력하여 버퍼하고, α1의 계수를 출력하기 위한 제3버퍼 ; 제1, 제5입력신호를 입력하여 배타 논리합하기 위한 제10XOR게이트 ; 제7입력신호와 제10XOR게이트의 출력신호를 배타 논리합하기 위한 제11XOR게이트 ; 제8입력신호와 제11XOR게이트의 출력신호를 배타 논리합하여 α0의 계수를 출력하기 위한 제12XOR게이트를 구비하는 것을 특징으로 하는 갈로이스 필드상의 연산회로.2. The apparatus according to claim 1, wherein (α i ) 2 calculating means comprises: a first buffer for buffering a seventh input signal and outputting a coefficient of α 7 ; A first XOR gate for inputting and ORing the fourth and sixth input signals; A second XOR gate for inputting the seventh input signal and the output signal of the first XOR gate and performing exclusive OR to output a coefficient of α 6 ; A second buffer for buffering the sixth input signal and outputting a coefficient of α 5 ; A third XOR gate for inputting and ORing the third input signal and the fifth input signal; A fourth XOR gate for exclusively ORing the sixth input signal and the output signal of the third XOR gate; a fifth XOR gate for exclusively ORing the output signals of the fifth input signal and the fourth XOR gate and outputting a coefficient of α 4 ; A sixth XOR gate for inputting the fifth and seventh input signals to perform an exclusive OR to output a coefficient of α 3 ; A seventh XOR gate for inputting and ORing the second and fifth input signals; An eighth XOR gate for inputting and ORing the sixth input signal and the output signal of the seventh XOR gate; A ninth XOR gate for inputting the seventh input signal and the output signal of the eighth XOR gate and performing exclusive OR to output a coefficient of α 2 ; A third buffer for inputting and buffering the eighth input signal and outputting a coefficient of α 1 ; A tenth XOR gate for inputting and ORing the first and fifth input signals; An eleventh XOR gate for exclusively ORing the seventh input signal and the output signal of the tenth XOR gate; And a twelfth XOR gate for outputting a coefficient of α 0 by exclusively ORing the eighth input signal and the output signal of the eleventh XOR gate. 제1항에 있어서, 상기 (αi)1/2연산수단은, 제2입력신호를 입력하고 버퍼하여 α7의 계수를 출력하기 위한 제1버퍼 ; 제8입력신호를 입력하고 버퍼하여 α6의 계수를 출력하기 위한 제2버퍼 ; 제7입력신호를 입력하고 버퍼하여 α5의 계수를 출력하기 위한 제3버퍼 ; 제4, 제8입력신호를 입력하여 배타 논리합하고 α4의 계수를 출력하기 위한 제1XOR게이트: 제6, 제7입력신호를 입력하여 배타 논리합하기 위한 제2XOR게이트; 제8입력신호와 제2XOR게이트의 출력신호를 입력하여 배타 논리합하여 α3의 계수를 출력하기 위한 제3XOR게이트 ; 제2, 제4입력신호를 입력하여 배타 논리합하기 위한 제4XOR게이트 ; 제5입력신호와 제4XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제5XOR게이트 ; 제6입력신호와 제5XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제6XOR게이트 ; 제8입력신호와 제6XOR게이트의 출력신호를 입력하여 배타 논리곱하여 α2의 계수를 출력하기 위한 제7XOR게이트 ; 제3, 제4입력신호를 입력하여 배타 논리합하기 위한 제8XOR게이트 ; 제6입력신호와 제8XOR게이트의 출력신호를 입력하여 배타 논리합하여 α1의 계수를 출력하기 위한 제9XOR게이트 ; 제1, 제2입력신호를 입력하여 배타 논리합하기 위한 제10XOR게이트 ; 제4입력신호와 제10XOR게이트의 출력신호를 입력하여 배타 논리합하고 α0의 계수를 출력하기 위한 제11XOR게이트를 구비하는 것을 특징으로 하는 갈로이스 필드상의 연산회로.2. The apparatus of claim 1, wherein (α i ) 1/2 calculating means comprises: a first buffer for inputting and buffering a second input signal to output coefficients of α 7 ; A second buffer for inputting and buffering an eighth input signal to output a coefficient of α 6 ; A third buffer for inputting and buffering a seventh input signal to output a coefficient of α 5 ; A first XOR gate for inputting the fourth and eighth input signals to perform an exclusive OR and outputting a coefficient of α 4 ; a second XOR gate for inputting the sixth and seventh input signals to the exclusive OR; A third XOR gate for inputting the eighth input signal and the output signal of the second XOR gate and performing exclusive OR to output a coefficient of α 3 ; A fourth XOR gate for inputting and ORing the second and fourth input signals; A fifth XOR gate for inputting and ORing the fifth input signal and the output signal of the fourth XOR gate; A sixth XOR gate for inputting and ORing the sixth input signal and the output signal of the fifth XOR gate; A seventh XOR gate for inputting an eighth input signal and an output signal of the sixth XOR gate and performing an exclusive AND to output a coefficient of α 2 ; An eighth XOR gate for inputting and ORing the third and fourth input signals; A ninth XOR gate for inputting the sixth input signal and the output signal of the eighth XOR gate and performing exclusive OR to output a coefficient of α 1 ; A 10XOR gate for inputting and ORing the first and second input signals; And an eleventh XOR gate for inputting the fourth input signal and the output signal of the tenth XOR gate and performing an exclusive OR, and outputting a coefficient of α 0 . 제1항에 있어서, 상기 (αi)3연산수단은, 제2, 제3입력신호를 입력하여 배타 논리합하기 위한 제1XOR게이트 ; 제4, 제5입력신호를 입력하여 배타 논리합하기 위한 제2XOR게이트 ; 제3, 제5입력신호를 입력하여 배타 논리합하기 위한 제3XOR게이트: 제1, 제2입력신호을 입력하여 배타 논리합하기 위한 제4XOR게이트 ; 제1, 제3입력신호를 입력하여 배타 논리합하기 위한 제5XOR게이트 ; 제4입력신호와 제4XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제6XOR게이트 ; 제6입력신호와 제5XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제7XOR게이트 ; 제6입력신호와 제6XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제8XOR게이트 ; 제7입력신호와 제7XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제9XOR게이트 ; 제4입력신호와 제1XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제1AND게이트 ; 제5입력신호와 제2XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제2AND게이트 ; 제6입력신호와 제3XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제3AND게이트 ; 제7입력신호와 제8XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제4AND게이트 ; 제8입력신호와 제9XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제5AND게이트 ; 제1, 제2AND게이트의 출력신호를 배타 논리합하기 위한 제10XOR게이트 ; 제3, 제4AND게이트의 출력신호를 배타 논리합하기 위한 제11XOR게이트 ; 제10, 제11XOR게이트의 출력신호를 배타 논리합하기 위한 제12XOR게이트 ; 제12XOR게이트와 제5AND게이트의 출력신호를 배타 논리합하기 위한 제13XOR게이트를 구비하는 α7계수 발생 수단과, 제2, 제3입력신호를 입력하여 배타 논리합하기 위한 제14XOR게이트 ; 제1, 제2입력신호를 입력하여 배타 논리합하기 위한 제15XOR게이트 ; 제3, 제4입력신호를 입력하여 배타 논리합하기 위안 제16XOR게이트 ; 제6, 제7입력신호를 입력하여 배타 논리합하기 위한 제17XOR게이트 ; 제5입력신호와 제14XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제18XOR게이트 ; 제3입력신호와 제15XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제19XOR게이트 ; 제5입력신호와 제16XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제20XOR게이트 ; 제8입력신호와 제17XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제21XOR게이트 ; 제4입력신호와 제19XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제22XOR게이트 ; 제6입력신호와 제20XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제23XOR게이트 ; 제1, 제4입력신호를 입력하여 논리곱하기 위한 제6AND게이트 ; 제5입력신호와 제18XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제7AND게이트 ; 제6입력신호 제22XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제8AND게이트 ; 제7입력신호와 제23XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제9AND게이트 ; 제8입력신호와 제21XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제10AND게이트 ; 제3입력신호와 제6AND게이트의 출력신호를 배타 논리합하기 위한 제24XOR게이트 ; 제7, 제8AND게이트의 출력신호를 배타 논리합하기 위한 제25XOR게이트 ; 제9, 제10AND게이트의 출력신호를 배타 논리합하기 위한 제26XOR게이트 ; 제24, 25XOR게이트의 출력신호를 배타 논리합하기 위한 제27XOR게이트 ; 제25, 26XOR게이트의 출력신호를 배타 논리합하여 α6의 계수를 발생하기 위한 제28XOR게이트를 구비하는 α6계수 발생수단과, 제2, 제4입력신호를 입력하여 배타 논리합하기 위한 제29XOR게이트 ; 제2, 제3입력신호를 입력하여 배타 논리합하기 위한 제30XOR게이트 ; 제2, 제3입력신호를 입력하여 배타 논리합하기 위한 제31XOR게이트 ; 제3, 제4입력신호를 입력하여 배타 논리합하기 위한 제32XOR게이트 ; 제1, 제7입력신호를 입력하여 배타 논리합하기 위한 제33XOR게이트 ; 제4입력신호와 제31XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제34XOR게이트 ; 제7입력신호와 제32XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제35XOR게이트 ; 제8입력신호와 제33XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제36XOR게이트 ; 제6입력신호와 제34XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제37XOR게이트 ; 제2, 제3입력신호를 입력하여 논리곱하기 위한 제11AND게이트 ; 제4입력신호와 제29XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제12AND게이트 ; 제5입력신호와 제30XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제13AND게이트 ; 제6입력신호와 제35XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제14AND게이트 ; 제7입력신호와 제35XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제15AND게이트; 제8입력신호와 제36XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제16AND게이트 ; 제11, 제12AND게이트의 출력신호를 배타 논리합하기 위한 제38XOR게이트 ; 제13, 제14AND게이트의 출력신호를배타 논리합하기 위한 제39XOR게이트 ; 제15, 16AND게이트의 출력신호를 배타 논리합하기 위한 제 40XOR게이트 ; 제 38, 39XOR게이트의 출력신호를 배타 논리합하기 위한 제41XOR게이트 ; 제40,41XOR게이트의 출력신호를 배타 논리합하여 α5의 계수를 발생하기 위한 제42XOR게이트(119)를 구비하는 α5계수 발생수단과, 제1, 제2입력신호를 입력하여 배타 논리합하기 위한 제43XOR게이트 ; 제3, 제4입력신호를 입력하여 배타 논리합하기 위한 제44XOR게이트 ; 제2, 제4입력신호를 입력하여 배타 논리합하기 위한 제45XOR게이트 ; 제1, 제3입력신호를 입력하여 배타 논리합하기 위한 제46XOR게이트 ; 제2, 제5입력신호를 입력하여 배타 논리합하기 위한 제47XOR게이트 ; 제1, 제2입력신호를 입력하여 배타 논리합하기 위한 제48XOR게이트 ; 제5입력신호와 제46XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제49XOR게이트 ; 제4입력신호와 제47XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제50XOR게이트 ; 제4입력신호와 제48XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제51XOR게이트 ; 제8입력신호와 제51XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제52XOR게이트 ; 제3입력신호와 제43XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제17AND게이트 ; 제4입력신호와 제44XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제 18AND게이트 ; 제5입력신호와 제45XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제19AND게이트 ; 제6입력신호와 제49XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제20AND게이트 ; 제6입력신호와 제49XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제21AND게이트 ; 제8입력신호와 제52XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제22AND게이트, 제17, 제18AND게이트의 출력신호를 입력하여 배타 논리합하기 위한 제53XOR게이트 : 제19, 제20AND게이트의 출력신호를 입력하여 배타 논리합하기 위한 제54XOR게이트 ; 제21, 제22AND게이트의 출력신호를 입력하여 배타 논리합하기 위한 제55XOR게이트 ; 제53, 제54XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제56XOR게이트 ; 제55, 56XOR게이트의 출력신호를 입력하여 배타 논리합하여 α4계수를 발생하기 위한 제57XOR게이트를 구비하는 α4계수 발생수단과, 제1, 제3입력신호를 입력하여 배타 논리합하기 위한 제58XOR게이트 ; 제1, 제2입력신호를 입력하여 배타 논리합하기 위한 제59XOR게이트: 제2, 제4입력신호를 입력하여 배타 논리합하기 위한 제60XOR게이트 ; 제1, 제2입력신호를 입력하여 배타 논리합하기 위한 제61XOR게이트 ; 제2, 제4입력신호를 입력하여 배타 논리합하기 위한 제62XOR게이트, 제4입력신호와 제58XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제63XOR체이트, 제3입력신호와 제59XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제64XOR게이트 ; 제4입력신호와 제61XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제65XOR게이트 ; 제5입력신호와 제62XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제66XOR게이트 ; 제4입력신호와 제64XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제67XOR게이트 ; 제7입력신호과 제65XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제68XOR게이트 ; 제7입력신호와 제64XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제69XOR게이트 : 제5입력신호와 제67XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제70XOR게이트 : 제7입력신호과 제68XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제71XOR게이트 ; 제4입력신호와 제63XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제23AND게이트: 제5입력신호와 제70XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제24AND게이트 ; 제6입력신호와 제60XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제25AND게이트 : 제6입력신호와 제71XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제26AND게이트 ; 제8입력신호와 제69XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제27AND게이트 ; 제2입력신호와 제23AND게이트의 출력신호를 입력하여 배타 논리합하기 위한 제72XOR게이트 ; 제24, 제25AND게이트의 출력신호를 입력하여 배타 논리합하기 위한 제73XOR게이트 ; 제26, 제27AND게이트의 출력신호를 입력하여 배타 논리합하기 위한 제74XOR게이트 ; 제72, 73XOR게이트의 출력신호를 위한 입력하여 배타 논리합하기 위한 제75XOR게이트 ; 제74, 75XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제76XOR게이트를 구비한 α3계수 발생수단과, 제1, 제4입력신호를 입력하여 배타 논리합하기 위한 제77XOR게이트 ; 제1, 제3입력신호를 입력하여 배타 논리합하기 위한 제78XOR게이트 ; 제1, 제3입력신호를 입력하여 배타 논리합하기 위한 제79XOR게이트 ; 제2, 제3입력신호를 입력하여 배타 논리합하기 위한 제80XOR게이트 ; 제5입력신호와 제77XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제81XOR게이트 ; 제4입력신호와 제78XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제82XOR게이트 ; 제5입력신호와 제79XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제83XOR게이트 ; 제4입력신호와 제80XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제84XOR게이트 ; 제5입력신호와 제82XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제85XOR게이트 ; 제6입력신호와 제83XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제86XOR게이트 ; 제7입력신호와 제84XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제87XOR게이트 : 제6입력신호와 제85XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제88XOR게이트 ; 제7입력신호와 제86XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제89XOR게이트 ; 제8입력신호와 제87XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제90XOR게이트 ; 제1, 제2입력신호를 논리곱하기 위한 제28AND게이트 ; 제1, 제3입력신호를 논리곱하기 위한 제29AND게이트 ; 제3, 제4입력신호를 논리곱하기 위한 제30AND게이트 ; 제5입력신호와 제81XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제31AND게이트: 제6입력신호와 제88XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제32AND게이트 ; 제7입력신호와 제89XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제33AND게이트 ; 제8입력신호와 제90XOR게이트의 출력신호를 입력하여 논리곱하기 위한 제34AND게이트 ; 제28, 제29AND게이트의 출력신호를 배타 논리합하기 위한 제91XOR게이트 ; 제30, 제31AND게이트의 출력신호를 배타 논리합하기 위한 제92XOR게이트 ; 제32, 제33AND게이트의 출력신호를 배타 논리합하기 위한 제93XOR게이트 ; 제91, 제92XOR게이트의 출력신호를 배타 논리합하기 위한 제94XOR게이트; 제93XOR게이트와 제34AND게이트의 출력신호를 입력하여 배타 논리합하기 위한 제95XOR게이트; 제94, 95XOR게이트의 출력신호를 입력하여 배타 논리합하여 α2계수 발생하기 위한 제96XOR게이트를 구비하는 α2계수 발생 수단과, 제3, 제4입력신호를 입력하여 배타 논리합하기 위한 제97XOR게이트; 제2, 제3입력신호를 력하여 배타 논리합하기 위한 제98XOR게이트; 제1, 제4입력신호를 입력하여 배타 논리합하기 위한 제99XOR게이트; 제6입력신호와 제97XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제100XOR게이트; 제4입력신호와 제98XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제101XOR게이트; 제6입력신호와 제 99XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제102XOR게이트; 제5입력신호와 제101XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제103XOR게이트; 제6입력신호와 제102XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제104XOR게이트; 제7입력신호와 제104XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제105XOR게이트; 제1, 제2입력신호를 논리곱하기 위한 제35AND게이트; 제2, 제5입력신호를 논리곱하기 위한 제36AND게이트; 제6입력신호와 제100XOR게이트의 출력신호를 논리곱하기 위한 제37AND게이트; 제7입력신호와 제103XOR게이트의 출력신호를 논리곱하기 위한 제38AND게이트; 제8입력신호와 제105XOR게이트의 출력신호를 논리곱하기 위한 제39AND게이트; 제4입력신호와 제35AND게이트의 출력신호틀 입력하여 배타 논리합하기 위한 제106XOR게이트; 제36, 제37AND게이트의 출력신호를 배타 논리합하기 위한 제107XOR게이트;제38, 제39AND게이트의 출력신호를 배타 논리합하기 위한 제108XOR게이트; 제102, 제103XOR게이트의 출력신호를 배타 논리합하기 위한 제109XOR게이트; 제108, 109XOR게이트의 출력신호를 배타 논리합하여 α2계수를 발생하기 위한 제110XOR게이트를 구비하는 α1계수 발생 수단, 및 제1, 제3입력신호를 입력하여 배타 논리합하기 위한 제111XOR게이트; 제3, 제4입력신호를 입력하여 배타 논리합하기 위한 제112XOR게이트; 제1, 제3입력신호를 입력하여 배타 논리합하기 위한 제113XOR게이트; 제1, 제4입력신호를 입력하여 배타 논리합하기 위한 제114XOR게이트; 제5입력신호와 제111XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제115XOR게이트; 제4입력신호와 제113XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제116XOR게이트; 제5입력신호와 제114XOR게이트의 출력신호를 입력하여 배타 논리합하기 위한 제117XOR게이트; 제5입력신호와 제116XOR게이트의 출력신호를 배타 논리합하기 위한 제118XOR게이트; 제8입력신호와 제117XOR게이트의 출력신호를 배타 논리합하기 위한 제119XOR게이트; 제7입력신호와 제118XOR게이트의 출력신호를 배타 논리합하기 위한 제120XOR게이트; 제3, 제4입력신호를 논리곱하기 위한 제40AND게이트; 제5입력신호와 제 115XOR게이트의 출력신호를 논리곱하기 위한 제41AND게이트 ; 제6입력신호와 제 112XOR게이트의 출력신호를 논리곱하기 위한 제42AND게이트; 제7입력신호와 제120XOR게이트의 출력신호를 논리곱하기 위한 제43AND게이트; 제8입력신호와 제119XOR게이트의 출력신호를 논리곱하기 위한 제44AND게이트; 제1입력신호와 제40AND게이트의 출력신호를 배타 논리합하기 위한 제121XOR게이트; 제41, 제42AND게이트의 출력신호를 배타 논리합하기 위한 제122XOR게이트; 제43, 제44AND게이트의 출력신호를 배타 논리합하기 위한 제 123XOR게이트; 제 121, 제122XOR게이트의 출력신호를 배타 논리합하기 위한 제124XOR게이트; 제123, 제124XOR게이트의 출력신호를 배타 논리합하여 α0계수를 발생하기 위한 제125XOR게이트를 구비하는 α0계수 발생수단을 구비하는 것을 특징으로 하는 갈로이스 필드상의 연산회로.2. The apparatus of claim 1, wherein the (α i ) 3 calculating means comprises: a first XOR gate for inputting and ORing the second and third input signals; A second XOR gate for inputting and ORing the fourth and fifth input signals; A third XOR gate for inputting and ORing the third and fifth input signals; a fourth XOR gate for inputting and ORing the first and second input signals; A fifth XOR gate for inputting and ORing the first and third input signals; A sixth XOR gate for inputting and ORing the fourth input signal and the output signal of the fourth XOR gate; A seventh XOR gate for inputting and ORing the sixth input signal and the output signal of the fifth XOR gate; An eighth XOR gate for inputting and ORing the sixth input signal and the output signal of the sixth XOR gate; A ninth XOR gate for inputting and ORing the seventh input signal and the output signal of the seventh XOR gate; A first AND gate for inputting and ORing the fourth input signal and the output signal of the first XOR gate; A second AND gate for inputting and ORing the fifth input signal and the output signal of the second XOR gate; A third AND gate for inputting and ORing the sixth input signal and the output signal of the third XOR gate; A fourth AND gate for inputting and ORing the seventh input signal and the output signal of the eighth XOR gate; A fifth AND gate for inputting and ORing the eighth input signal and the output signal of the ninth XOR gate; A tenth XOR gate for exclusively ORing the output signals of the first and second AND gates; An eleventh XOR gate for exclusively ORing the output signals of the third and fourth AND gates; A twelfth XOR gate for exclusively ORing the output signals of the tenth and eleventh XOR gates; An α 7 coefficient generating means having a 13XOR gate for exclusively ORing the output signals of the 12th XOR gate and the fifth AND gate, and a 14XOR gate for inputting and ORing the second and third input signals; A fifteenth XOR gate for inputting and ORing the first and second input signals; A sixteenth XOR gate for exclusively ORing the third and fourth input signals; A seventeenth XOR gate for inputting and ORing the sixth and seventh input signals; An eighteenth XOR gate for inputting and ORing the fifth input signal and the output signal of the fourteenth XOR gate; A nineteenth XOR gate for inputting and ORing the third input signal and the output signal of the fifteenth XOR gate; A 20XOR gate for inputting and ORing the fifth input signal and the output signal of the 16th XOR gate; A twenty-first XOR gate for inputting and ORing the eighth input signal and the output signal of the seventeenth XOR gate; A twenty-second XOR gate for inputting and ORing the fourth input signal and the output signal of the nineteenth XOR gate; A twenty-third XOR gate for inputting and ORing the sixth input signal and the output signal of the twenty-XX gate; A sixth AND gate for inputting and ORing the first and fourth input signals; A seventh AND gate for inputting and ORing the fifth input signal and the output signal of the eighteenth XOR gate; An eighth AND gate for inputting and ORing the output signal of the sixteenth input signal 22XOR gate; A ninth AND gate for inputting and ORing the seventh input signal and the output signal of the twenty-third XOR gate; A tenth AND gate for inputting and ORing the eighth input signal and the output signal of the twenty-first XOR gate; A 24XOR gate for exclusively ORing the third input signal and the output signal of the sixth AND gate; A 25th XOR gate for exclusively ORing the output signals of the seventh and eighth AND gates; A 26th XOR gate for exclusively ORing the output signals of the ninth and tenth AND gates; A 27th XOR gate for exclusively ORing the output signals of the 24th and 25XOR gates; Claim 25, claim 29XOR gate to the exclusive logical sum of the output signal of the 26XOR gate input the α 6 coefficient generating means and the second, the fourth input signal having a first 28XOR gate for generating the coefficients of the α 6 to exclusive-OR ; A thirty-XOR gate for exclusively ORing the second and third input signals; A 31XOR gate for inputting and ORing the second and third input signals; A 32XOR gate for inputting and ORing the third and fourth input signals; A 33XOR gate for inputting and ORing the first and seventh input signals; A 34XOR gate for exclusively ORing the fourth input signal with the output signal of the 31XOR gate; A 35th XOR gate for inputting and ORing the seventh input signal and the output signal of the 32nd XOR gate; A 36XOR gate for exclusively ORing the eighth input signal and the output signal of the 33rd XOR gate; A 37XOR gate for inputting and ORing the sixth input signal and the output signal of the 34th XOR gate; An eleventh AND gate for inputting and ORing the second and third input signals; A twelfth AND gate for inputting and ORing the fourth input signal and the output signal of the 29th XOR gate; A thirteenth AND gate for inputting and ORing the fifth input signal and the output signal of the thirtieth XOR gate; A fourteenth AND gate for inputting and ORing the sixth input signal and the output signal of the 35th XOR gate; A fifteenth AND gate for inputting and ORing the seventh input signal and the output signal of the thirty-fifth XOR gate; A sixteenth AND gate for inputting and ORing the eighth input signal and the output signal of the 36XOR gate; A 38XOR gate for exclusively ORing the output signals of the eleventh and twelfth AND gates; A 39th XOR gate for exclusively ORing the output signals of the 13th and 14th AND gates; A 40XOR gate for exclusively ORing the output signals of the 15th and 16AND gates; A 41XOR gate for exclusively ORing the output signals of the 38th and 39XOR gates; The means 5 40,41XOR α coefficient generated by exclusive-OR the output signal of the AND gate having a first 42XOR gate 119 for generating a coefficient of α and 5, the first and second input signal to the input to exclusive-OR A 43XOR gate; A 44XOR gate for inputting and ORing the third and fourth input signals; A 45XOR gate for inputting and ORing the second and fourth input signals; A 46XOR gate for inputting and ORing the first and third input signals; A 47XOR gate for inputting and ORing the second and fifth input signals; A 48XOR gate for inputting and ORing the first and second input signals; A 49XOR gate for inputting and ORing the fifth input signal and the output signal of the 46th XOR gate; A 50th XOR gate for inputting and ORing the fourth input signal and the output signal of the 47th XOR gate; A 51XOR gate for inputting and ORing the fourth input signal and the output signal of the 48th XOR gate; A 52XOR gate for exclusively ORing the eighth input signal and the output signal of the 51XOR gate; A seventeenth AND gate for inputting and ORing the third input signal and the output signal of the 43rd XOR gate; An eighteenth AND gate for inputting and ORing the fourth input signal and the output signal of the 44th XOR gate; A 19th AND gate for inputting and ORing the fifth input signal and the output signal of the 45th XOR gate; A 20th AND gate for inputting and ORing the sixth input signal and the output signal of the 49th XOR gate; A 21st AND gate for inputting and ORing the sixth input signal and the output signal of the 49th XOR gate; 53th XOR gate for inputting and ORing the output signals of the 22nd AND 17th and 18th AND gates for input and logical multiplication by the 8th input signal and the output signal of the 52th XOR gate: the output signals of the 19th and 20th AND gates A 54XOR gate for exclusive ORing by inputting; A 55th XOR gate for inputting and ORing the output signals of the 21st and 22nd AND gates; A 56th XOR gate for exclusively ORing the output signals of the 53rd and 54th XOR gates; Claim 55, α 4 coefficient generating means for exclusive-OR with the output signal of 56XOR gate having a first 57XOR gate for generating the α 4 coefficients and the first and second 58XOR to exclusive OR to enter the third input signal gate ; A 59XOR gate for inputting and ORing the first and second input signals: a 60XOR gate for inputting and ORing the second and fourth input signals; A 61XOR gate for exclusively ORing the first and second input signals; The 62XOR gate for inputting the exclusive OR of the second and fourth input signals, the 63XOR gate for the exclusive OR of the output signal of the fourth input signal and the 58XOR gate, A 64XOR gate for inputting and ORing an output signal; A 65th XOR gate for inputting and ORing the fourth input signal and the output signal of the 61st XOR gate; A 66XOR gate for exclusively ORing the fifth input signal and the output signal of the 62XOR gate; A 67th XOR gate for inputting and ORing the fourth input signal and the output signal of the 64th XOR gate; An 68XOR gate for inputting and ORing the seventh input signal and the output signal of the 65th XOR gate; 69th XOR gate for inputting and exclusive ORing the seventh input signal and the output signal of the 64th XOR gate; An 71XOR gate for inputting and ORing the output signal of the gate; A twenty-third AND gate for inputting and ANDing the fourth input signal and the output signal of the 63rd XOR gate: a twenty-fourth AND gate for inputting and ANDing the fifth input signal and the output signal of the 70th XOR gate; A 25th AND gate for inputting and logically multiplying the sixth input signal and the output signal of the 60th XOR gate: a 26th AND gate for inputting and logically multiplying the sixth input signal and the output signal of the 71st XOR gate; A 27th AND gate for inputting and ORing the eighth input signal and the output signal of the 69th XOR gate; A 72XOR gate for inputting and ORing the second input signal and the output signal of the 23rd AND gate; A 73XOR gate for inputting and ORing the output signals of the 24th and 25th AND gates; A 74XOR gate for exclusively ORing the output signals of the 26th and 27th AND gates; A 75XOR gate for inputting and exclusive ORing for an output signal of a 72X or 73XOR gate; An α 3 coefficient generating means having an 76XOR gate for inputting and exclusively ORing output signals of the 74th and 75XOR gates, and a 77XOR gate for exclusively ORing with input of the first and fourth input signals; A 78XOR gate for exclusively ORing the first and third input signals; A 79XOR gate for exclusively ORing the first and third input signals; An 80XOR gate for inputting and ORing the second and third input signals; An 81XOR gate for inputting and ORing the fifth input signal and the output signal of the 77th XOR gate; An 82XOR gate for exclusively ORing the fourth input signal with the output signal of the 78XOR gate; An 83rd XOR gate for inputting and ORing the fifth input signal and the output signal of the 79th XOR gate; An 84th XOR gate for inputting and ORing the fourth input signal and the output signal of the 80th XOR gate; An 85th OR gate for inputting and ORing the fifth input signal and the output signal of the 82XOR gate; An 86XOR gate for exclusively ORing the sixth input signal and the output signal of the 83rd XOR gate; An 87th XOR gate for inputting and exclusive ORing the seventh input signal and the output signal of the 84th XOR gate: a 88XOR gate for inputting and ORing the sixth input signal and the output signal of the 85th XOR gate; An 89th XOR gate for inputting and ORing the seventh input signal and the output signal of the 86th XOR gate; A 90th XOR gate for exclusively ORing the eighth input signal and the output signal of the 87th XOR gate; A 28th AND gate for ANDing the first and second input signals; A 29th AND gate for ANDing the first and third input signals; A thirtieth AND gate for ANDing the third and fourth input signals; A thirty-first AND gate for inputting and logically multiplying the fifth input signal and the output signal of the 81 < X > XOR gate; A thirty-third AND gate for inputting and ORing the seventh input signal and the output signal of the 89th XOR gate; A 34th AND gate for inputting and ORing the eighth input signal and the output signal of the 90th XOR gate; A 91XOR gate for exclusively ORing the output signals of the 28th and 29th AND gates; A 92XOR gate for exclusively ORing the output signals of the 30th and 31st AND gates; A 93XOR gate for exclusively ORing the output signals of the 32nd and 33rd AND gates; A ninety-fourth XOR gate for exclusively ORing the output signals of the ninety-ninth and 92XOR gates; A 95th XOR gate for inputting and ORing the output signals of the 93XOR gate and the 34th AND gate; Α 2 coefficient generating means having a 96XOR gate for inputting an output signal of the 94th and 95XOR gates for exclusive OR and generating α 2 coefficients, and a 97XOR gate for inputting and ORing the third and fourth input signals ; A 98XOR gate for exclusive ORing the second and third input signals; A 99XOR gate for inputting and ORing the first and fourth input signals; A 100XOR gate for inputting and ORing the sixth input signal and the output signal of the 97th XOR gate; A 101XOR gate for inputting and ORing the fourth input signal and the output signal of the 98XOR gate; A 102XOR gate for inputting and ORing the sixth input signal and the output signal of the 99th XOR gate; A 103XOR gate for inputting and ORing the fifth input signal and the output signal of the 101XOR gate; A 104XOR gate for inputting and ORing the sixth input signal and the output signal of the 102XOR gate; A 105XOR gate for exclusively ORing the seventh input signal and the output signal of the 104XOR gate; A 35th AND gate for ANDing the first and second input signals; A 36th AND gate for ANDing the second and fifth input signals; A 37th AND gate for ANDing the sixth input signal and the output signal of the 100XOR gate; A 38th AND gate for ANDing the seventh input signal with the output signal of the 103XOR gate; A 39th AND gate for ANDing the eighth input signal and the output signal of the 105XOR gate; A 106XOR gate for exclusively ORing the fourth input signal with the output signal frame of the 35th AND gate; A 107XOR gate for exclusively ORing the output signals of the 36th and 37th AND gates; a 108XOR gate for exclusively ORing the output signals of the 38th and 39th AND gates; A 109XOR gate for exclusively ORing the output signals of the 102th and 103XOR gates; Claim 108, α 1 coefficient to the exclusive logical sum of the output signal of the 109XOR gate having a first 110XOR gate for generating the α 2 coefficient generating means, and first and second 111XOR gate to enter the third input signal to the exclusive-OR; A 112XOR gate for inputting and ORing the third and fourth input signals; A 113XOR gate for inputting and ORing the first and third input signals; A 114XOR gate for inputting and ORing the first and fourth input signals; A 115XOR gate for exclusively ORing the fifth input signal with the output signal of the 111XOR gate; A 116XOR gate for inputting and ORing the fourth input signal and the output signal of the 113XOR gate; A 117XOR gate for exclusively ORing the fifth input signal with the output signal of the 114XOR gate; A 118XOR gate for exclusively ORing the fifth input signal and the output signal of the 116XOR gate; A 119XOR gate for exclusively ORing the eighth input signal and the output signal of the 117XOR gate; A 120XOR gate for exclusively ORing the seventh input signal and the output signal of the 118XOR gate; A 40th AND gate for ANDing the third and fourth input signals; A 41st AND gate for ANDing the fifth input signal with the output signal of the 115th XOR gate; A 42nd AND gate for ANDing the sixth input signal and the output signal of the 112XOR gate; A 43th AND gate for ANDing the seventh input signal and the output signal of the 120XOR gate; A 44th AND gate for ANDing the eighth input signal and the output signal of the 119XOR gate; A 121XOR gate for exclusively ORing the first input signal and the output signal of the 40th AND gate; A 122XOR gate for exclusively ORing the output signals of the forty-first and forty-second AND gates; A 123XOR gate for exclusively ORing the output signals of the 43rd and 44th AND gates; A 124XOR gate for exclusively ORing the output signals of the 121th and 122XOR gates; And a? 0 coefficient generating means having a 125XOR gate for generating an? 0 coefficient by exclusively ORing the output signals of the 123X and 124XOR gates.
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