KR0146444B1 - 셀 수신 동기 복원 장치 및 방법 - Google Patents

셀 수신 동기 복원 장치 및 방법

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KR0146444B1 KR1019950023097A KR19950023097A KR0146444B1 KR 0146444 B1 KR0146444 B1 KR 0146444B1 KR 1019950023097 A KR1019950023097 A KR 1019950023097A KR 19950023097 A KR19950023097 A KR 19950023097A KR 0146444 B1 KR0146444 B1 KR 0146444B1
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Abstract

본 발명은 ATM 계층이 물리 계층으로부터 셀을 수신할 경우 셀의 동기 신호에 따라 셀을 버퍼에 저장하고 셀 동기가 어긋나면 이를 복원하기 위한 셀 동기 복원 장치 및 방법에 관한 것으로, 물리계층(11)으로 부터 수신셀 요구신호(RCA)를 수신하여 셀읽기 클럭(RRDB)을 발생하는 셀데이타 클럭발생수단(31); 상기 셀데이타 클럭 발생수단(31)에서 출력된 셀읽기 클럭(RRDB)에 의해 수신셀 동기신호(RSOC)와 수신셀 데이타(RDAT)를 입력받아 상기 수신셀 동기신호(RSOC)로 부터 수신셀 데이타(RDAT)를 버퍼에 저정하는 셀쓰기 제어수단(32); 상기 수신셀 동기신호(RSOC)의 입력여부를 판별하여 마이크로프로세서로 알려주고 계속하여 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되지 않을 경우 재시동하는 셀동기 에러 검출 및 재시동수단(33)을 구비하는 것을 특징으로 하여 물리계층내 버퍼에 존재하는 비정상적인 데이타를 처리한 후 셀만을 ATM계층 으로 받아들이고 안정되게 셀데이타를 ATM계층으로 수신하는 효과가 있다.

Description

셀 수신 동기 복원 장치 및 방법
제1도는 본 발명이 적용되는 ATM 계층과 물리 계층간의 신호 흐름도,
제2도는 제1도의 신호 타이밍도,
제3도는 본 발명에 따른 ATM 셀 수신 동기 복원 장치의 구성도,
제4도는 셀 데이타 클럭 발생 회로의 상세 구성도,
제5도는 셀 쓰기 제어 회로의 상세 구성도,
제6도는 셀 동기 에러 검출 및 재시동 회로의 상세 구성도,
제7도는 본 발명에 따른 ATM 셀 수신 동기 복원의 처리 흐름도.
*도면의 주요부분에 대한 부호의 설명
11:물리 계층 12:ATM 계층
31:셀 데이타 클럭 발생 회로 32:셀 쓰기 제어 회로
33:셀 동기 에러 검출 및 재시도 회로
본 발명은 ATM(Asynchronous Transfer Mode) 기술을 기반으로 광대한 대역폭을 제공하면서 서로 다른 종류의 다양한 서비스를 제공하는 광대역 종합정보통신망(B-ISDN : Broadband Integrated Services Digital Nctwork)에서 ATM 계층이 물리 계층으로부터 셀을 수신살 경우 셀의 동기 신호에 따라 53 옥테트 단위로 셀을 버퍼에 저장하고 셀 동기가 어긋나면 이를 복원하기 위한 셀 동기 복원 장치 및 방법에 관한 것이다.
통신 기술의 발달과 사용자들의 다양한 서비스 욕구를 충족시키기 위하여 출현된 광대역 종합정보통신망(B-ISDN)은 155Mbps, 622Mbps의 빠른 속도로 비동기 전송 방식(ATM)을 사용하여 셀 단위로 정보를 주고 받는다.
그리고, 상기 B-ISDN에서 물리 계층과 ATM 게층, ATM 계층과 AAL 계층간에 셀을 전송하기 위하여 다양한 계층간 인테페이스 방식을 사용하고 있으며, 이는 각 계층간 인터페이스 뿐만 아니라 칩 상호간에 셀을 전달할 경우나 보드간 정보를 주고받을 경우에도 사용되며, 주로 8비트 53비트로 셀을 전달하거나 16비트 27워드(word)로 한 셀을 구성하여 전달한다.
상기 물리 계층과 ATM 계층간에 셀을 주고받을 경우 ATM 포럼(Forum)에서 제안한 유토피아(UTOPIA : Universal Test and Operations PHYInterface for ATM) 인터페이스가 널리 사용되고 있다.
본 발명에서는 상기 유토피아 인터페이스와 유사하며 물리 계층칩으로 널리 사용되고 있는 PM5345등에서 표준 인터페이스로 사용되는 PMC DROSIDE 인터페이스를 사용하여 물리 계층에서 ATM 계층으로 셀을 전송할 경우 셀스타트 신호에 동기하여 셀을 버퍼에 저장하는 방식에 관하여 기술한다.
제1도는 본 발명이 적용되는 ATM 계층과 물리 계층간의 신호 흐름도로서, 물리 계층(11)에서 ATM 계층(12)으로 셀을 전송할 경우 사용되는 인터페이스 신호를 나타낸다.
도면에 도시된 바와 같이 수신셀 요구신호(RCA)는 물리 계층(11) 버퍼에 한 셀 이상이 존재하여 물리 계층(11)에서 ATM 계층(12)으로 전송할 셀이 있음을 나타내고 셀 읽기 클럭(RRDB)은 하이 상태를 유지하다가 물리 계층(11)으로 부터 상기 수신셀 요구신호(RCA)가 인에이블될 경우 물리 계층(11)으로 부터 셀 데이타를 읽어올 클럭을 나타내며, 수신 셀 데이타(RDAT)는 상기 셀 읽기 클럭(RRDB)에 의해 읽혀져 나오는 셀 데이타를 나타낸다.
그리고, 수신셀 동기신호(RSOC)는 셀의 첫 시작 부분을 각각 나타내며, 상기 셀 읽기 클럭(RRDB)을 제외한 모든 신호는 물리 계층(11)에서 ATM계층(12)으로의 방향을 가진다.
제2도는 제1도의 신호 타이밍도이다.
도면에 도시된 바와같이 ATM 계층(12)으로의 셀 송신은 수신셀 요구신호(RCA)가 물리 계층(11) 자체 클럭에 의하여 인에이블되면서 시작되는데, 상기 수신셀 요구신호(RCA)는 물리 계층(11)에서 ATM 계층(12)으로 물리 계층(11) 버퍼내에 한 셀 이상이 있음을 알려주는 역활을 하며, 셀 단위로 인에이블/디스에이블된다.
그리고, ATM 계층(12)은 상기 수신셀 요구신호(RCA)로부터 물리 계층(11)내 한 셀 이상이 존재함을 인식하여 물리 계층(11)내의 버퍼로 부터 셀을 읽어오기 위한 클럭인 셀 읽기 클럭(RRDB)을 물리 계층(11)으로 출력한다.
수신셀 동기신호(RSOC)는 상기 셀 읽기 클럭(RRDB)에 의하여 셀 읽기 클럭(RRDB)의 첫 바이트의 로우(low)에서 하이(high)로 가는 순간에 로우 어써트(low assert)되며, 셀 읽기 클럭(RRDB)의 N번째 바이트의 하이에서 하이로 어써트된다. 수신 셀 데이타(RDAT)는 상기 셀 읽기 클럭(RRDB)으로부터 셀 읽기 클럭(RRDB)의 로우(low)마다 샘플링된 값을 물리 계층(11)에서 ATM 계층(12)으로 전달한다.
그런데, 상기 제1도에 도시된 바와 같이 셀 읽기 클럭(RRDB)은 수신셀 요구신호(RCA), 수신셀 동기신호(RSOC) 및 수신 셀 데이타(RDAT)와 신호의 전달 방향이 반대인 관계로 물리 계층(11)과 ATM 계층(12)이 동일보드에 구현되는 경우와 서로 다른 보드상에서 구현되는 경우에 따라 셀 읽기 클럭(RRDB)의 출력 시점에서부터 수신셀 동기신호(RSOC)와 수신 셀 데이타(RDAT)가 ATM 계층(12)에 도달하는 시점이 달라지며, 서로 다른 보드상에서 구현되는 경우 라인드라이버(예, FCT541,LS541)의 타입에 따라서도 달라진다.
따라서, 종래의 경우에는 수신셀 동기신호(RSOC)와는 관계없이 수신셀 요구신호(RCA)에 의해서만 ATM 계층(12)으로 데이타를 읽어들임으로서 셀 읽기 클럭(RRDB)에 의하여 물리 계층(11)에서 전달된 수신 셀 데이타(RDAT)가 셀 읽기 클럭(RRDB)의 첫번째 바이트에서 유효한 값을 가지지 않는 경우에도 이를 인식하여 ATM 계층(12) 버퍼에 정확히 첫번째 바이트부터 RDAT를 저장할 수가 없었으며, 한 바이트가 어긋나는 경우에도 계속하여 셀의 동기가 벗어나는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 물리 계층(11)에서 ATM계층(12)으로 제1및 제2도의 인터페이스 신호에 따라 셀을 전달하는 경우에 셀 동기 신호에 따라 셀을 버퍼에 정확히 저장함으로서 셀의 손상을 방지할 뿐만 아니라, 보드간의 인터페이스에서 라인드라이버의 타입에 관계없이 셀의 시작점부터 셀을 버퍼에 정확히 쓰기(write)함으로서 셀의 로스를 방지하며, 수신셀 동기 신호(RSOC)가 계속해서 어긋날 경우에 이를 마이크로프로세서에 보고 한 뒤 재시동함으로서 다시 셀 동기로부터 버퍼에 쓰기(write)를 하는 셀 수신 동기 복원 장치 및 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 셀 수신 동기 복원장치는 물리 계층에서 ATM계층으로 셀을 전달할때 셀의 동기신호로 부터 정확히 셀을 버퍼에 저장하고 셀의 동기신호가 계속해서 어긋날 경우 재시동하는 셀 수신 동기 복원장치에 있어서, 물리 계층으로 부터 수신셀 요구신호(RCA)를 수신하여 셀읽기 클럭(RRDB)을 발생하는 셀데이타 클럭발생수단; 상기 셀테이타 클럭발생수단에서 출력된 셀읽기 클럭(RRDB)에 의해 수신셀 동기신호(RSOC)와 수신셀 데이타(RDAT)를 입력받아 상기 수신셀 동기신호(RSOC)로 부터 수신셀 데이타(RDAT)를 버퍼에 저장하는 셀쓰기 제어수단; 상기 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되는지의 여부와 상기 수신셀 동기신호(RSOC)의 입력여부를 판별하여 마이크로프로세서로 알려주고 계속하여 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되지 않을 경우 재시동하는 셀동기 에러 검출 및 재시동수단을 구비하는 것을 특징으로 한다.
또한, 상기 셀 수신 동기 복원 장치에 적용되는 셀 수신 동기 복원 방법은, 마이크로프로세서로 부터 셀 입력이 허용되면 (BLOCK=1)수신셀 요구신호(RCA)의 인에이블 여부를 판별하여 수신셀 요구신호(RCA)가 1가 인에이블되면, 셀 읽기 클럭(RRDB)을 물리 계층으로 출력하는 제1단계; 물리계층내의 버퍼에 존재하는 수신셀 데이타(RDAT)를 읽어내면서 수신셀 동기신호(RSOC)의 입력 여부를 판별하는 제2단계; 상기 수신셀 동기신호(RSOC)가 입력되면 셀카운트를 시작함과 동시에 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되는지를 판별하여 셀 읽기 클럭(RRDB)의 출력을 끝내거나 재시동을 수행하는 제3단계; 상기 수신셀 동기신호(RSOC)가 1셀시간이 지난후에도 입력되지 않을 경우 셀 동기가 손실되었음을 선언하고 이를 마이크로프로세서에서 인터럽터 방식으로 전달한 후 셀 입력을 중단하는 제4단계;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
제3도는 본 발명에 따른 ATM 셀 수신 동기 복원 장치의 구성도로서, 31은 셀 데이타 클럭 발생 회로, 32는 셀 쓰기 제어 회로, 33은 셀 동기 에러검출 및 재시동 회로를 각각 나타낸다.
도면에 도시된 바와같이 시스템 클럭(MSTCLK)에 의해 구동되고 클리어 신호(CLR)에 이해 재시동 되는 셀 데이타 클럭 발생회로(31)는 마이크로 프로세서에서 셀 수신 가능신호(BLOCK)를 받아 물리 계층에서 수신셀 요구신호(RCA)를 입력받고 미설명된 셀쓰기 제어회로(32)에서 셀수신 인에이블신호(RCAEN)를 받아 셀읽기클럭 종료신호(RRDB_END)가 입력될때 까지 유효셀 인에이블신호(CNTEN)와 셀 읽기 클럭(RRDB)을 출력한다.
셀쓰기 제어회로(32)는 시스템 클럭(MSTCLK)에 따라 물리계층에서 전달된 수신셀 동기신호(RSOC)가 상기 셀 읽기 클럭(RRDB)의 첫번째 클럭에서 인에이블되는가를 측정하기 위한 EN1와 셀읽기 클럭 종료신호(RRDB_END) 및 셀수신 인에이블신호(RCAEN)를 출력하고, 입력되는 셀 출격신호(CTX)와 유효셀 인에이블신호(CNTEN)에 따라 지연신호(HOLD)와 쓰기 인에블신호(WEN) 및 쓰기클럭(WCLK)를 출력하여 수신 셀 데이타(RDAT)를 입력받아 송신 데이타(WDAT)를 출력한다.
셀동기 에러검출 및 재시동회로(33)는 상기 유효셀 인에이블신호(CNTEN)와 지연신호(HOLD) 및 EN1에 따라 셀동기 손실신호 (LOCS), 셀동기 미스매치신호(CSM)를 출력하고, 시스템 리셋신호(MSTCLR)에 따라 재시동신호(IFCLR)를 출력하되, 상기 재시동신호(IRCLR)와 시스템 리셋신호(MSTCLR)는 논리곱(AND)되어 클리어 신호(CLR)로 상기 셀데이타 클럭발생회로(31)와 셀쓰기 제어회로(32)에 제공된다.
상기와 같이 구성되는 본 발명이 동작을 살펴보면 다음과 같다.
먼저, 셀 데이타 클럭 발생 회로(31)는 마이크로프로세서로 부터 셀 입력이 허용되면(BLOCK=1) 물리 계층 버퍼에 셀이 존재하는지의 여부를 수신셀 요구신호(RCA)를 사용하여 인지하고, 상기 수신셀 요구신호(RCA)가 인에이블될 경우 셀 읽기 클럭(RRDB)을 물리계층으로 출력한다.
상기 수신셀 요구신호(RCA)는 물리 계층에 존재하는 클럭에 동기하여 인에이블되며, 본 발명의 구동클럭인 시스템클럭(MSTCLK)에 의해 발생된 셀 읽기 클럭(RRDB)으로 부터 디스에이블(disable)된다. 상기 셀 읽기 클럭(RRDB)은 셀 쓰기 제어 회로(32)에서 셀 읽기 클럭 종료신호(RRDB_END)를 전달받을 경우 발생이 중지되며 물리계층 버퍼의 상태에 따라 발생 클럭의 수는 가변된다.
그리고, 상기 셀 쓰기 제어회로(32)에서 출력되는 셀수신 인에이블신호(RCAEN)는 셀 읽기 클럭(RRDB)에 의하여 완전히 1셀을 읽어들인 후 수신셀 요구신호(RCA)의 여부를 판별하여 셀을 입력하기 위하여 사용되고, 셀 데이타 클럭 발생회로(31)에서 출력되는 유효셀 인에이블신호(CNTEN)는 수신셀 요구신호(RCA)와 셀수신 인에이블신호(CNTEN)는 수신셀 요구신호(RCA)와 셀수신 인에이블신호(RCAEN)에 의하여 인에이블되고 셀 읽기 클럭 종료신호(RRDB_END)에 의하여 디스에이블되어 연속적으로 발생되는 셀 읽기 클럭(RRDB)의 수를 제한하는데 사용된다.
셀 쓰기 제어 회로(32)는 상기 셀 데이타 클럭 발생 회로(31)의 셀 읽기 클럭(RRDB)에 의하여 전달된 수신셀 동기신호(RSOC)가 인에이블되는 순간 물리 계층으로부터 유효한 셀이 전달됨을 인식하여 버퍼에 수신 셀 데이타(RDAT)를 저장하기 위한 쓰기 인에이블신호(WEN)를 인에블하며, 쓰기블럭(WCLK)에 의하여 쓰기 데이타인 송신 데이타(WDAT)를 버퍼에 저장한다. 또한, 수신셀 동기신호(RSOC)가 인에이블되기전 입력된 수신 셀 데이타(RDAT)는 불필요한 데이타로 인식하여 바이트 단위로 폐기한다.
물리 계층에서 전달된 수신셀 동기신호(RSOC)가 셀 읽기 클럭(RRDB)의 첫번째 클럭에서 인에이블되는가를 측정하기 위하여 셀쓰기 제어 회로(32)에서 만들어진 EN1은 셀 동기 에러 검출 및 재시동 회로(33)에 의하여 검정되어 셀 동기 신호인 수신셀 동기신호(RSOC)가 정해진 시간내에 인에이블이 않될 경우는 셀동기 미스매치신호(CSM)를, 1 셀 시간 동안내에 셀 동기 신호가 인에이블이 않될 경우는 셀동기 손실신호(LOCS)를 마이크로 프로세서로 전달하여 물리 계층과의 인터페이스에 에러가 존재함을 알리며, 연속하여 N이상 셀동기 미스매치(CSM)상태가 지속될 경우에는 논리합 게이트가 마이크로프로세서로부터 입력되는 시스템 리셋신호(MSTCLR)와 셀동기 에러 검출 및 재시동 회로(33)로 부터 출력되는 재시동신호(IFCLR)를 입력받아 논리곱하여 클리어신호(CLR)를 셀 데이타 클럭 발생 회로(31), 셀 쓰기 제어 회로(32) 및 셀 동기 에러 검출 및 재시동 회로(33)에 출력하여 본 발명이 셀 수신 동기 복원 장치를 재시동한다.
제4도는 셀 데이타 클럭 발생 회로의 상세 구성도로서, 41,43은 논리곱 게이트, 42는 D플립프롭, 44는 JK플립플롭, 45는 논리합 게이트를 각각 나타낸다.
도면에 도시된 바와같이 셀 데이타 클럭 발생회로(31)는 셀 수신 가능신호(BLOCK)와 수신셀 요구신호(RCA)를 입력으로 하는 논리곱 게이트(41)와, 시스템클럭(MSTCLK)을 리셋단으로 입력받고 클리어신호(CLR)를 클럭으로 하여 상기 논리곱 게이트(41)의 출력을 입력단으로 입력받는 D플립플롭(42)과, 상기 D플립플롭(42)의 출력과 셀수신 인에이블신호(RCAEN)를 입력으로 하는 논리곱 게이트(43)와, 상기 시스템클럭(MSTCLK)을 리셋단으로 입력받고 클리어신호(CLR)를 클럭으로 하여 상기 논리곱 게이트(43)의 출력을 J입력단으로 입력받고 셀읽기클럭 종료신호(RRDB_END)의 반전값을 K입력단으로 입력받아 유효셀 인에이블신호(CNTEN)를 출력하는 JK플립플롭(44)과, 상기 유효셀 인에이블신호(CNTEN)의 반전값과 시스템신호(MSTCLK)를 입력받아 셀 읽기 클럭(RRDB)를 출력하는 논리합 게이트(45)로 구성된다.
상기와 같이 구성되는 셀 데이타 클럭 발생회로(31)의 동작을 살펴보면, 논리곱 게이트(41)로 부터 마이크로 프로세서의 셀 입력허용 여부와 물리계층으로 부터의 셀 전달 요구를 판별하여 마이크로프로세서가 셀 입력을 허용하고(BLOCK=1), 물리계층 버퍼에 1셀 이상이 존재하면(RCA=1)하면 물리계층내 버퍼로 부터 셀을 읽어온다. 수신 셀 요구신호(RCA)가 물리계층내의 클럭으로 부터 인에이블되는 바, D플립플롭(42)을 사용하여 ATM계층의 시스템클럭(MSTCLK)으로 수신셀 요구신호(RCA)를 동기한 뒤, 셀 쓰기 제어회로(32)에서 물리계층의 데이타를 읽어오기를 허용하면(RCAEN), 셀 읽기 클럭(RRDB)을 발생하여 셀 입력을 시작한다.
본 회로에서 수신셀 요구신호(RCA)를 JK플립플롭(44)을 사용하여 수신셀 요구신호(RCA)가 인에이블되는 순간만을 포착하는 이유는 수신셀 요구신호(RCA)가 상기 제2도를 만족시키지 못하고 셀 읽기 클럭(RRDB)이 발생하는 도중 디스에이블되어 셀 읽기 클럭(RRDB) 원하는 클럭수를 발생하지 못하는 경우를 방지하기 위한 것이며, 셀수신 인에이블신호(RCAEN)는 셀 읽기 클럭(RRDB)에 의해 완전히 1셀을 읽어들인 후 수신셀 요구신호(RCA)의 여부를 판별하여 셀을 입력하기 위해 사용된다.
유효셀 인에이블신호(CNTEN)는 수신셀 요구신호(RCA)와 셀수신 인에이블신호(RCAEN)에 의해 인에블되고 셀 읽기 클럭 종료신호 (RRDB_END)에 의해 디스에이블되어 연속적으로 발생되는 셀 읽기 클럭(RRDB)의 수를 제한하는데, 셀 읽기 클럭(RRDB)은 정상 상태일 경우는 JK플립플롭(44) 출력 유효셀 인에이블신호(CNTEN)에 의해 제2도와 같이 N번의 클럭만을 발생하나, 수신셀 동기신호 (RSOC)가 셀 읽기 클럭(RRDB)으 첫번째 클럭에서 인에이블되지 않을 경우, 수신셀 동기신호(RSOC)의 입력시간에 따라 최소 N+1, 최대2N 개의 클럭을 발생한다.
제5도는 셀 쓰기 제어 회로의 상세 구성도로서, 501은 풀상태 감시부, 502는 쓰기신호 제어부, 503은 버퍼, 504는 종료신호 발생부, 505는 셀수신 인에이블신호 발생부, 512는 53진 카운터, 513은 디코더를 각각 나타낸다.
도면에 도시된 바와같이 풀상태 감지부(501)는 클리어신호(CLR)와 셀 출력신호(CTX) 및 쓰기 인에이블신호(WEN)를 입력으로 하여 유효셀 인에이블신호(CNTEN) 또는 시스템클럭(MSTCLK)에 따라 지연신호(HOLD)와 셀풀상태신호(FF)를 출력하고, 논리곱 게이트(523)는 시스템클럭(MSTCLK)과 전원전압을 입력으로 하여 쓰기클럭(WCLK)을 출력한다.
쓰기신호 제어부(502)는 클리어신호(CLR)와 프리셋신호(PSET)를 입력받고 수신셀 동기신호(RSOC) 또는 시스템클럭(MSTCLK)을 클럭으로 하여 EN1과 카운터 로드신호 (CNTLD)를 출력하고 셀풀상태신호(FF)에 따라 쓰기 인에이블신호(WEN)를 출력하고, 버퍼(503)는 클리어신호(CLR)로 셋되고 시스템클럭(MSTCLK)을 클럭으로 하는 두개의 레지스터(524)로 이루어져 수신셀 데이타(RDAT)를 입력받은 후, 송신 데이타(WDAT)를 출력한다.
53진 카운터(512)는 시스템클럭(MSTCLK)을 클럭으로 하고 클리어신호(CLR)의 반전값과 카운터 로드신호(CNTLD)의 반전값을 입력받아 한셀을 구성하는 바이트수를 카운터하고, 디코더(513)는 상기 53지 카운터(512) 출력의 첫번째값(C1)과 48번째값(C48)을 추출하며, 종료신호 발생부(504)는 클리어신호(CLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 디코더(513)의 출력을 입력단으로 입력받으면 프리셋신호(PSET)와 셀읽기클럭 종료신호(RRDB_END)를 출력한다.
셀수신 인에이블신호 발생부(505)는 클리어신호(CLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 디코더(513)의 출력(C1,C48)을 입력받으면 셀수신 인에이블신호(RCAEN)와 EN2를 출력한다.
이제, 상기 풀상태 감지부(501), 쓰기신호 제어부(502), 종료신호 발생부(504), 셋수신 인에이블신호 발생부(505)의 세부 회로구성을 살펴본다.
먼저, 풀상태 감지부(501)는 클리어신호(CLR), 셀 출력신호(CTX) 및 쓰기 인에이블신호(WEN)를 입력으로 하여 셀카운터값 (CCNT)을 출력하는 업다운 카운터(58)와 상기 셀카운터값(CCNT)을 입력받아 디코더 풀상태 출력신호(INFF)를 출력하는 디코더(59)와, 클리어신호(CLR)를 리셋단으로 입력받고 유효셀 인에이블신호(CNTEN)를 클럭으로 하여 디코더 풀상태 출력신호(INFF)를 입력받으면 지연신호(HOLD)를 출력하는 D플립플롭(510)과, 클리어신호(CLR)를 셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 지연신호(HOLD)를 입력받으면 셀풀상태신호(FF)를 출력하는 D플립플롭(511)로 구성된다.
쓰기신호 제어부(502)는 클리어신호(CLR)와 프리셋신호(PSET)를 입력으로 하는 논리곱 게이트(51)와, 상기 논리곱 게이트(51)의 출력을 셋단으로 입력받고 수신셀 동기신호(RSOC)를 클럭으로 하는 D플립플롭(52), 상기 D플립플롭(52)의 출력을 입력으로 하고 클리어 신호(CLR)를 셋단으로 입력받으며 시스템클럭(MSTCLK)을 클럭으로 하는 D플립플롭(53)과, 상기 D플립플롭(53)의 출력을 입력으로 하고 클리어 신호(CLR)를 셋단으로 입력받으며 시스템클럭(MSTCLK)을 클럭으로 하여 EN1을 출력하는 D플립플롭(54)와, 상기 EN1과 반전된 EN2을 입력으로 하는 논리곱 게이트(55)와, 상기 EN1과 반전된 EN2을 입력으로 하여 카운터 로드신호(CNTLD)를 출력하는 부정 논리곱 게이트(56)와, 상기 논리곱 게이트(55)의 출력과 셀풀상태신호(FF)를 입력으로 하여 쓰기인에이블신호(WEN)를 출력하는 논리합 게이트(57)로 구성된다.
종료신호 발생부(504)는 클리어신호(CLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 53진 카운터(512)의 첫 번째값을 입력받으면 프리셋신호를 출력하는 D플립플롭(515)과, 클리어신호(CLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 53진 카운터(512)의 48번째값을 입력받으면 셀읽기클럭 종려신호(RRDB_END)를 출력하는 D플립플롭(516)으로 구성된다.
셀수신 인에이블신호 발생부(505)는 클리어신호(CLS)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 J입력단으로 53진 카운터(512)의 첫 번째값(C1)을, K입력단으로 53진 카운터(512)의 48번째값(C48)을 입력받는 JK플립플롭(514)과, 상기 클리어신호(CLR)를 리셋단으로 입력받고 시스템 클럭(MSTCLK)을 클럭으로 하여 상기 JK플립플롭(514)괴 직렬로 연결되는 4개의 D플립플롭(517-520)과, 상기 JK플립플롭(514)의 출력(C49)과 D플립플롭(518)의 출력을 입력으로 하여 셀수신 인에이블신호(RCAEN)를 출력하는 부정논리합 게이트(521)와, 상기 JK플립플롭(514)의 출력(C49)과 D플립플롭(520)의 출력을 입력으로 하여 EN2를 출력하는 논리합 게이트(522)로 구성된다.
상기와 같이 구성되는 셀 쓰기 제어 회로의 동작을 살펴보면, 먼저 초기화시 클리어신호(CLR)에 의해 D플립플롭(52,53,54)이 프리셋 되어 EN1은 1의 값을 가지며 EN1에 의해 쓰기 인에이블신호(WEN)은 디스에이블(WEN=1)되고 카운터 로드신호(CNTLD)는 인에이블되어 카운터가 기설정된 입력값으로 고정된다. 초기 상태에서 셀 읽기 클럭(RRDB)에 의한 수신셀 동기신호(RSOC)가 1에서 0으로 인에이블되면 상기 D플립플롭(54)의 출력값 EN1이 0의 값을 가져 논리합 게이트(57)에 의해 쓰기 인에이블신호(WEN)가 인에이블되어 입력되는 수신셀 데이타(RDAT)를 레지스터로 리타이밍한 송신 데이타(WDAT)를 쓰기클럭(WCLK)에 동기하여 버퍼에 저장한다.
상기 EN1에 의한 부정 논리곱 게이트(56)의 출력 카운터 로드신호(CNTLD)는 디스에이블되어 53진 카운터(512)를 계수하게 되며 디코더(513)는 상기 53진 카운터(512) 출력의 첫번째값인 C1과 48번째값인 C48을 추출한다. C1에 의한 D플립플롭(515)의 출력 프리셋신호(PSET)는 수신셀 동기신호(RSOC)를 클럭으로 사용한 D플립플롭(52)를 프리셋시켜 EN1을 다음 셀 입력시간에 의해 수신셀 동기신호(RSOC)가 인에이블될 때 까지 1로 디스에이블한다. 따라서 EN1은 상기 인에이블되는 순간 쓰기 인에이블신호(WEN)와 카운터 로드신호(CNTLD)를 트리거하여 수신셀 동기신호(RSOC)가 입력되는 순간부터 수신셀 데이타(RDAT)를 버퍼에 저장하고 카운터를 구동하는 역활을 하며 셀 동기 엘러검출 및 복원회로(33)에 입력되어 셀동기 시간을 검증하는데 사용된다.
EN2는 JK플립플롭(514)과 D플립플롭(520)에 의해 51번의 클럭시간동안 인에이블되어 쓰기 인에이블신호(WEN)가 한 셀 시간동안 인에이블이 될 수 있도록 유지시켜 줌과 동시에 카운터 로드신호(CNTLD)에 의해 카운터(512)가 53번 동안 계수할 수 있도록 한다.
본 회로의 셀 읽기클럭 종료신호(RRDB_END)는 수신셀 동기신호(RSOC)가 인에블되어 EN1이 0의 값을 가지는 순간부터 셀읽기 클럭(RRDB)을 53바이트동안 물리계층으로 전달하기 위한 신호로서, 셀데이타 클럭발생회로(31)내 JK플립플롭(44)의 K입력으로 사용되어 유효셀 인에이블신호(CNTEN)를 디스에이블함으로써 셀 읽기 클럭(RRDB)이 정해진 갯수만큼만 발생되도록 한다.
본 회로에서 업다운카운터(58)는 버퍼내 한셀이 출력됨을 의미하는 셀 출력신호(CTX)를 다운타운터 클럭으로, 쓰기 인에이블신호(WEN)를 업카운터의 클럭으로 사용하여 버퍼내 조재하는 셀의 수를 카운터하며 버퍼가 셀로 가득 찰 경우 셀풀상태신호(FF)를 발생하여 쓰기 인에이블신호(WEN)을 디스에이블함으로서 버퍼 오버플로우를 방지하는 역활을 한다. 따라서 WEN이 인에이블될 조건은 버퍼가 폴상태가 아닌 조건하에서 EN1이 인에이블(EN1=0)되거나 EN2가 인에이블(EN2=1)되는 경우이다.
제6도는 셀 동기 에러 검출 및 재시동 회로의 상세 구성도로서, 61은 7비트 카운터, 62 디코더, 601은 셀동기상태 확인 및 손길 검증부, 69는 논리합 게이트, 610은 N비트 카운터, 602는 재시동신호 발생보를 각각 나타낸다.
도면에 도시된 바와같이 7비트 카운터(61)는 데이타단(D[6:0])이 접지되고 시스템클럭(MSTCLK)을 클럭으로 하여 유효셀 인에이블신호(CNTEN)의 반전값과 클리어신호(CLR)의 반전값 및 지연신호(HOLD)를 입력으로 하고, 디코더(62)는 상기 7비트 카운터(61)의 출력(F[6:0])에서 첫번째값(M1)과 106번째값 (M106)을 추출한다.
셀동기상태 확인 및 손길 검증부(601)는 클리어신호(CLR)와 시스템클럭(MSTCLK)에 따라 상기 디코더(62)의 출력(M1, M106)과 셀동기 미스매치클럭신호1(CSM_CK1)를 입력받고 셀동기 손실신호(LOCS)와 셀동기 미스매치신호(CSM)을 출력하고, 논리합 게이트(69)는 상기 셀동기 미스매치신호(CSM)의 반전값과 셀동기 미스매치클럭신호2(CSM_CK2)를 입력으로 한다.
N비트 카운터(610)는 데이타단(D[N-1:0])이 접지되고 시스템클럭(MSTCLK)을 클럭으로 하여 리썸신호(RESUME)와 시스템리셋신호(MSTCLR)의 반전값을 입력으로 하고, 재시동신호 발생부(602)는 시스템리셋신호(MSTCLR)를 리셋신호로 하고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 N비트 카운터(610)의 출력을 입력받아 재시동신호(IFCLR)를 출력한다.
그리고, 상기 셀동기상태 확인 및 손실 검중부(601)와 재시동신호 발생부(602)의 세부구성을 살펴본다.
먼저, 셀동기상태 확인 및 손실 검증부(601)는 클리어신호(CLR)를 리셋단으로 입력받고 시스템클릭(MSTCLK)을 클럭으로 하여 상기7비트 카운터(61)의 첫번째값(M1)을 입력으로 하는 D플립플롭(63)과, 상기 클리어신호(CLR)를 리셋단으로 입력받고 상기 시스템클럭(MSTCLK)의 반전값을 클럭으로 하여 상기 D플립플롭(63)의 출력을 입력받으면 셀동기 미스매치 클럭신호1(CSM_CK1)를 출력하는 D플립플롭(64)과, 클리어신호(CLR)를 셋단으로 입력받고 상기 셀동기 미스매치 클럭신호1(CSM_CK1)를 클럭으로 하여 EN1을 입력으로 하는 D플립플롭(65)과, 상기 클리어신호를 리셋단으로 입력받고 시스템클럭(MSTCLK)의 반전값을 클럭으로 하여 셀동기 미스매치 클럭신호1(CSM_CK1)를 입력받으면 셀동기 미스매치 클럭신호2(CSM_CK2)를 출력하는 D플립플롭(66)과, 클리어신호(CLR)를 리셋단으로 입력받고 상기 D플립플롭(66)의 출력(CSM_CK2)을 클럭으로 하여 상기 EN1을 입력으로 하는 D플립플롭(67)과, 상기 D플립플롭(65) 출력의 반전값과 상기 D플립플롭(67)의 출력을 입력으로 하여 셀동기 미스매치신호(CSM)을 출력하는 논리합 게이트(68)와, 클리어 신호를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 J입력단으로 7비트 카운터(61)의 106번째값을, K입력단으로 상기 7비트 카운터(61)의 출력중 106번째값의 반전값을 입력받아 셀동기 손실신호(LOCS)를 출력하는 JK플립플롭(617)로 구성된다.
재시동신호 발생부(602)는 상기 N비트(610)의 출력을 입력으로 하는 논리곱 게이트(611)와, 시스템 리셋신호(MSTCLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 J 입력단으로 상기 논리곱 게이트(611)의 출력을, K입력단으로 상기 논리곱 게이트(611) 출력의 반전값을 입력받는 JK플립플롭(612)과, 시스템 리셋신호(MSTCLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 JK플립플롭(612)의 출력을 입력받으면 리썸신호(RESUME)를 출력하도록 직렬로 연결되는 3개의 D플립플롭(613,614,615)과, 상기 D플립플롭(613) 출력의 반전값과 상기 D플립플롭(615) 출력(RESUME)을 입력으로 하여 재시동신호(IRCLR)를 출력하는 논리합 게이트(616)로 구성된다.
상기한 바와같이 구성되는 셀 동기 에러 검출 및 재시동 회로(33)의 동작을 살펴보면, 상기 셀데이타 클럭 발생회로(31)의 유효셀 인에이블신호(CNTEN)를 7비트카운터(61)의 LD로 사용하여 카운터를 시작하며 7비트카운터(61)의 출력값을 디코딩(62)하여 M1 및 M106을 추출한다.
추출된 M1은 7비트카운터(61)의 첫번째값으로서 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되는지를 검증하며, M106은 수신셀동기신호(RSOC)가 한셀시간내에 입력되는지의 여부를 판별하기 위하여 사용한다.
M1을 시스템클럭(MSTCLK)으로 리타이밍한 뒤 시스템클럭(MSTCLK)의 폴링에지에서 추출한 CSM_CK1으로 D플립플롭(65)의 입력 EN1을 클럭킹하여 추출한 값과 셀동기 미스매치 클럭신호1(CSM_CK1)을 한 클럭 지연한 셀동기 미스매치 클럭신호2(CSM_CK2)로 D플립플롭(67)의 입력 EN1을 클럭킹하여 추출한 값으로 부터의 CSM은, 상기 셀쓰기 제어회로(32)의 입력 수신셀 동기 신호(RSOC)가 제2도와 같이 셀 읽기 클럭(RRDB)의 첫번째 바이트에서 인에이블되면 0의 값을 계속 유지하게 되고, 셀 읽기 클럭(RRDB)의 첫번째 바이트에서 인에이블이 되지 않을 경우 D플립플롭(65, 67) 및 논리합 게이트(68)에 의해 1의 값을 가지면서 셀싱크(CSM)가 어긋남을 마이크로프로세서에게 알려주게 된다.
또한 상기 셀동기 미스매치신호(CSM)는 N비트카운터(610)의 입력으로 사용되어 셀동기 미스매치(CSM)의 누적 갯수를 카운터하게 되고 N번이상 셀 싱크가 어긋날 경우 ATM셀 동기 복원회로를 재시동(IFCLR)한다. 유효셀 인에이블신호(CNTEN)의 인에이블 길이는 셀 싱크가 어긋나서 53번재 바이트에서 수신셀 동기신호(RSOC)가 입력되는 경우에는 연속하여 2셀 시간이상 유지되는 경우는 없다. 따라서 7비트 카운터(61)값이 106(53바이트 x2)이 되는 순간을 LOCS(Loss of Cell Sync)로 선언하여 마이크로프로세서에게 알린 후 물린 계층으로 부터의 셀 입력을 중단한다.
제7도는 본 발명에 따른 ATM 셀 수신 동기 복원의 처리 흐름도로서, 물리계층으로 부터의 셀 수신은 마이크로프로세서에서 셀 수신가능 신호(BLOCK)를 1로 세팅하면서 시작되고(210), ATM 계층은 셀 수신가능신호(BLOCK)가 1로 세팅된 후 수신헬 요구신호(RCA)의 인에이블 여부를 판별하여 수신셀 요구신호(RCA)가 1로 인에이블되면(202), 셀 읽기 클럭(RRDB)을 물리계층으로 출력하고(203), 물리계층내의 버퍼에 존재하는 수신셀 데이타(RDAT)를 읽어내면서(204), 수신셀 동기신호(RSOC)의 입력 여부를 판별한다(205).
상기 수신셀 동기신호(RSOC)가 1셀시간이 지난후에도 입력되지 않을 경우 셀 동기 손실되었음을 선언하고 이를 마이크로프로세서에서 인터럽터 방식으로 전달한 후 셀 입력을 중단하고(206), 수신셀 동기신호(RSOC)가 입력되면(RSOC가 로(low)인에이블되면), 수신셀 데이타(RDAT)를 ATM계층버퍼에 저장을 시작함과 동시에 53진 셀카운터를 시작하고(207), 수신셀 동기신호(RSOC)가 정해진 시간내에, 즉 셀 읽기 클럭(RRDB)의 첫번째 바이트에서 입력되는지의 여부를 판별한다(208).
수신셀 동기신호(RSOC)가 정해진 시간내에 입력되지 않을 경우 셀 동기미스매치상태를 선언한 뒤(209), 셀동기 미스매치(CSM)가 N번 이상 발생할 경우(210)는 재시동하여(211) 상기 셀 수신가능 신호를 1로 세팅하는 단계로 돌아가고, 셀동기 미스매치(CSM)의 발생 갯수가 N이하일 경우 수신셀 동기신호(RSOC)가 정해진 시간내에 입력된 경우와 동일하게 셀데디타인 수신셀 데이타(RDAT)를 53번 버퍼에 저장하고(212) 셀 읽기 클럭(RRDB)의 출력을 끝낸다(213).
상기와 같이 이루어져 동작하는 본 발명은 B-ISDN하에서 ATM계층이 물리계층으로 부터 유토피아 인터페이스와 유사한 PMCDRI(Dropside Receive Interface)를 사용하여 셀을 수신할 경우 수신 셀 동기신호(RSOC)로 부터 셀을 ATM계층 버퍼에 저장할 뿐만 아니라 셀동기 신호의 에로를 검출하여 셀을 읽어오기 위한 셀 읽기 클럭(RRDB)의 클럭수를 가변적으로 조정하여 물리계층내 버퍼에 존재하는 비정상적인 데이타를 처리한 후 셀만을 ATM계층으로 받아들이고 물리계층과 ATM계층의 각 칩간 또는 보드간의 인터페이스에 의해 신호간의 지연이 변화하는 경우에는 안정되게 셀데이타를 ATM계층으로 수신하는 인터페이스 회로를 제공하는 효과가 있다.

Claims (8)

  1. 물리계층(11)에서 ATM계층(12)으로 셀을 전달할 때 셀의 동기 신호로부터 정확히 셀을 버퍼에 저장하고 셀의 동기신호가 계속해서 어긋날 경우 재시동하는 셀 수신 동기 복원장치에 있어서, 물리계층(11)으로부터 수신셀 요구신호(RCA)를 수신하여 셀읽기 클럭(RRDB)을 발생하는 셀데이타 클럭발생수단(31); 상기 셀데이타 클럭발생수단(31)에서 출력된 셀읽기 클럭(RRDB)에 의해 수신셀 동기신호(RSOC)와 수신셀 데이터(RDAT)를 입력받아 상기 수신셀 동기신호(RSOC)로부터 수신셀 데이타(RDAT)를 버퍼에 저장하는 셀쓰기 제어수단(32); 및 상기 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되는지의 여부와 상기 수신셀 동기신호(RSOC)의 입력여부를 판별하여 마이크로 프로세서로 알려주고 계속하여 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되지 않을 경우 재시동한는 셀동기 에러 검출 및 재시동수단(33)을 구비하는 것을 특징으로 하는 셀 수신 동기 복원 장치.
  2. 제1항에 있어서, 상기 셀데이타 클럭 발생수단(31)은, 상기 셀 수신 가능신호(BLOCK)와 수신셀 요구신호(RCA)를 입력으로 하는 제1논리곱 게이트(41); 시스템클럭(MSTCLK)을 리셋단으로 입력받고 클리어신호(CLR)를 클럭으로 하여 상기 제1논리곱 게이트(41)의 출력을 입력단으로 입력받는 제1 D플립플롭(42); 상기 제 1 D플립플롭(42)의 출력과 셀수신 인에이블신호(RCAEN)를 입력으로 하는 제2 논리곱 게이트(43); 상기 시스템클럭(MSTCLK)을 리셋단으로 입력받고 클리어신호(CLR)를 클럭으로 하여 상기 제2논리곱 게이트(43)의 출력을 J입력으로 입력받고 셀읽기클럭 종료신호(RRDB_END)의 반전값을 K입력단으로 입력받아 유효셀 인에이블신호(CNTEN)를 출력하는 제1 JK플립플롭(44); 및 상기 유효셀 인에이블신호(CNTEN)의 반전값과 시스템신호(MSTCLK)를 입력받아 셀 읽기 클럭(RRDB)를 출력하는 제1논리합 게이트(45)를 구비하는 것을 특징으로 하는 셀 수신 동기 복원 장치.
  3. 제1항에 있어서, 상기 셀쓰기 제어수단(32)은, 클리어신호(CLR)와 셀 출력신호(CTX) 및 쓰기 인에이블신호(WEN)를 입력으로 하여 유효셀 인에이블신호(CNTEN) 또는 시스템 클럭(MSTCLK)에 따라 지연신호(HOLD)와 셀풀상태신호(FF)를 출력하는 풀상태 감지부(201); 시스템클럭(MSTCLK)과 전원전압을 입력으로 하여 쓰기클럭(WCLK)을 출력하는 제3논리곱 게이트(523); 클리어신호(CLR)와 프리셋신호(PSET)를 입력받고 수신셀 동기신호(RSOC) 또는 시스템클럭(MSTCLK)을 클럭으로 하여 EN1과 카운터 로드신호(CNTLD)를 출력하고 셀풀상태신호(FF)에 따라 쓰기 인에이블신호(WEN)를 출력하는 쓰기신호 제어부(502); 클리어신호(CLR)로 셋되고 시스템클럭(MSTCLK)을 클럭으로 하는 두개의 레지스터(524)로 이루어져 수신셀 데이타(RDAT)를 입력 받은 후, 송신 데이타(WDAT)를 출력하는 버퍼(503); 시스템클럭(MSTCLK)을 클럭으로 하고 클리어신호(CLR)의 반전값과 카운터 로드신호(CNTLD)의 반전값을 입력받아 한셀을 구성하는 바이트수를 카운터하여 첫번째값(C1)과 48번째값(C48)을 추출하는 제1카운터 및 디코더(512,513); 클리어신호(CLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 제1카운터 및 디코더(512,513)의 출력을 입력단으로 입력받으면 프리셋신호(PSET)와 셀읽기클럭 종료신호(RRDB_END)를 출력하는 종료신호 발생부(504); 및 클리어신호(CLR)를 리셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 제1카운터 및 디코더(512,513)의 출력(C1, C48)을 입력받으면 셀수신 인에이블신호(RCAEN)와 EN2를 출력하는 셀수신 인에이블신호 발생부(505)를 구비하는 것을 특징으로하는 셀 수신 동기 복원장치.
  4. 제3항에 있어서, 상기 풀상태 감지부(501)는, 클리어신호 (CLR), 셀 출력신호(CTX) 및 쓰기 인에이블신호(WEN)를 입력으로 하여 디코더 풀상태 출력신호(INFF)를 출력하는 제2카운터 및 디코더(58,59); 클리어신호(CLR)를 리셋단으로 입력받고 유효셀 인에이블신호 (CNTEN)를 클럭으로 하여 상기 디코더 풀상태 출력번호(INFF)를 입력받으면 지연신호(HOLD)를 출력하는 제2D 플립플롭(510); 및 클리어신호 (CLR)를 셋단으로 입력받고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 지연신호(HOLD)를 입력받으면 셀풀상태신호(FF)를 출력하는 제3D 플립플롭(511)을 구비하는 것을 특지으로 하는 셀 수신 동기 복원 장치.
  5. 제3항에 있어서, 상기 쓰기신호 제어부(502)는, 클리어신호 (CLR)와 프리셋신호(PSET)를 입력으로 하는 제4 논리곱 게이트(51); 상기 제4 논리곱 게이트(51)의 출력을 셋단으로 입력받고 수신셀 동기신호(RSOC)를 클럭으로 하는 제4D 플립플롭(52); 상기 제4 D플립플롭(52)의 출력을 입력으로 하고 클리어 신호(CLR)를 셋단으로 입력받으며 시스템클럭(MSTCLK)을 클럭으로 하는 제5 D플립플롭(53); 상기 제5 D플립플롭(53)의 출력을 입력으로 하고 클리어 신호(CLR)를 셋단으로 입력받으며 시스템클럭(MSTCLK)을 클럭으로 하여 EN1을 출력하는 제6 D플립플롭(54); 상기 EN1과 반전된 EN2을 입력으로 하는 제5논리곱 게이트(55); 상기 EN1과 반전된 EN2을 입력으로 하여 카운터 로드신호 (CNTLD)를 출력하는 부정 제6논리곱 게이트(56); 및 상기 제5논리곱 게이트(55)의 출려과 셀풀상태신호(FF)를 입력으로 하여 쓰기인에이블신호(WEN)를 출력하는 제2논합 게이트(57)를 구비하는 것을 특징으로 하는 셀 수신 동기 복원 장치.
  6. 제1항에 있어서, 상기 셀동기 에러검출 및 재시동수단(33)은, 데이타단(D[6:0])이 접지되고 시스템클럭(MSTCLK)을 클럭으로하여 유효셀 인에이블신호(CNTEN)의 반전값과 클리어신호(CLR)의 반전값 및 지연신호(HOLD)를 입력받아 카운트한 출력(F[6:0])에서 첫번째값(M1)과 106번째 값(M106)을 추출하는 제3카운터 및 디코더(61, 62); 클리어신호(CLR)와 시스템클럭(MSTCLK)에 따라 상기 제3카운터 및 디코더(61, 62)의 출력(M1, M106)과 셀동기 미스매치클럭신호1(CSM_CK1)를 입력받고 셀동기 손실신호(LOCS)와 셀동기 미스매치 신호(CSM)을 출력하는 셀동기상태 확인 및 손실 검증부(601); 상기 셀동기 미스매치신호(CSM)의 반전값과 셀동기 미스매치클럭신호2(CSM_CK2)를 입력으로 하는 제3논리합 게이트(69); 데이타단(D[N-1:0])이 접지되고 시스템클럭(MSTCLK)을 클럭으로 하여 리썸신호(RESUME)와 시스템리셋신호(MSTCLR)의 반전값을 입력으로 하는 카운터(610); 및 시스템리셋신호(MSTCLR)를 리셋신호로 하고 시스템클럭(MSTCLK)을 클럭으로 하여 상기 카운터(610)의 출력을 입력받아 재시동신호(IFCLR)를 출력하는 재시동신호 발생부(602)를 구비하는것을 특징으로 하는 셀 수신 동기 복원 장치.
  7. 물리계층(11)으로부터 수신셀 요구신호(RCA)를 수신하여 셀읽기 클럭(RRDB)을 발생하는 셀데이타 클럭발생수단(31); 물리계층(11)으로부터 수신셀 동기신호(RSOC)와 수신셀 데이터(RDAT)를 입력받아 수신셀 데이터(RDAT)를 버퍼에 저장하는 셀쓰기 제어수단(32); 상기 셀데이타 클럭발생수단(31)과 셀쓰기 제어수단(32)에 연결되어 재시동을 제어하는 셀동기 에러 검출 및 재시동수단(33)을 구비하는 셀 수신 동기 복원 장치에 적용되는 셀 수신 동기 복원 방법에 있어서, 마이크로프로세서로부터 셀 입력이 허용되면(BLOCK=1) 수신셀 요구신호(RCA)의 인에이블 여부를 판별하여 수신셀 요구신호(RCA)가 1로 인에이블되면, 셀 읽기 클럭(RRDB)을 물리계층으로 출력하는 제1단계; 물리계층내의 버퍼에 존재하는 수신셀 데이터(RDAT)를 읽어내면서 수신셀 동기신호(RSOC)의 입력 여부를 판별하는 제2단계; 상기 수신셀 동기신호(RSOC)가 입력되면 셀카운트를 시작함과 동시에 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되는지를 판별하여 셀 읽기 클럭(RRDB)의 출력을 끝내거나 재시동을 수행하는 제3단계; 및 상기 수신셀 동기신호(RSOC)가 1셀시간이 지난후에도 입력되지 않을 경우 셀 동기가 손실되었음을 선언하고 이를 마이크로프로세서에서 인터럽터 방식으로 전달한 후 셀 입력을 중단하는 제4단계를 포함하는 것을 특징으로 하는 셀 수신 동기 복원 방법.
  8. 제7항에 있어서, 상기 제3단계는, 상기 수신셀 동기신호(RSOC)가 입력되면 수신셀 데이터(RDAT)를 ATM계층버퍼에 저장하면서 셀카운터를 시작하고, 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되는지의 여부를 판별하는 제5단계; 상기 수신셀 동기신호(RSOC)가 정해진 시간내에 입력되지 않을 경우 셀 동기미스매치상태를 선언한 뒤, 셀동기 미스매치(CSM)가 N번 이상 발생할 경우는 재시동하여 상기 제1단계로 복귀하는 제6단계; 및 상기 셀동기 미스매치(CSM)의 발생 갯수가 N이하일 경우 수신셀 동기신호(RSOC)가 정해진 시간내에 입력된 경우와 동일하게 셀데이타인 수신셀 데이타(RDAT)를 53번버퍼에 저장하고 셀 읽기 클럭(RRDB)의 출력을 끝내어 상기 제1단계로 복귀하는 제7단계를 포함하는 것을 특징으로 하는 셀 수신 동기 복원 방법.
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