KR0145046B1 - Digital signal reproducing apparatus - Google Patents
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Abstract
디지탈신호 재생장치에 관한 것으로, 특히 검출기에 관한 것이다. 그 검출기는 클럭신호를 추출하는 위상동기루프와, 그 클럭신호를 샘플링 클럭신호로하여 1비트 디지탈 변환하는 1비트 아날로그/디지탈 변환기와 상관계수들에 의해 상관신호를 결정하고 이를 출력하는 상관기와, 동위상을 검출하는 동위삼검출기와, 그 동위상값과 소정의 문턱값과 비교하여 비교값을 출력하는 비교기와, 적어도 1클럭 이상 지연하는 지연기와, 그 비교값에 응답하여 복호하는 복호수단을 구비한 것을 특징으로하여 정확한 동기신호의 복원이 가능하다는 효과가 있다.The present invention relates to a digital signal reproducing apparatus, and more particularly to a detector. The detector comprises: a phase-locked loop for extracting a clock signal, a 1-bit analog / digital converter for converting the clock signal as a sampling clock signal, and a correlation signal for determining and outputting the correlation signal by correlation coefficients; An in-phase three detector for detecting in-phase, a comparator for comparing the in-phase value with a predetermined threshold, outputting a comparison value, a delay delaying at least one clock, and decoding means for decoding in response to the comparison value. Characterized in that it has the effect that the accurate recovery of the synchronization signal is possible.
Description
제1도는 일반적인 디지탈신호 재생장치를 설명하기 위한 블록도이고;1 is a block diagram for explaining a general digital signal reproducing apparatus;
제2도는 제1도의 검출기를 설명하기 위한 블록도이고;2 is a block diagram for explaining the detector of FIG. 1;
제3도는 제2도의 동기신호 복원회로를 설명하기 위한 블록도이고;3 is a block diagram for explaining a synchronization signal recovery circuit of FIG. 2;
제4도는 제1도의 다른 검출기를 설명하기 위한 블록도이고;4 is a block diagram for explaining another detector of FIG. 1;
제5도는 제4도의 동기신호 복원회로를 설명하기 위한 블록도이고;5 is a block diagram for explaining a synchronization signal recovery circuit of FIG. 4;
제6도는 본 발명에 의한 제4도의 동기신호 복원회로를 설명하기 위한 블록도이고;6 is a block diagram for explaining a synchronization signal recovery circuit of FIG. 4 according to the present invention;
제7도는 제6도의 N비트 검출기의 입출력 관계를 설명하기 위한 입출력관계표이고;7 is an input / output relationship table for explaining the input / output relationship of the N-bit detector of FIG. 6;
제8도는 본 발명에 의한 제6도의 동기신호 복원회로의 비교기를 대체할 수 있는 회로이고;8 is a circuit which can replace the comparator of the synchronization signal recovery circuit of FIG. 6 according to the present invention;
제9도는 본 발명에 의한 제6도의 동기신호 복원회로의 비교기를 대체할 수 있는 다른 회로이고;9 is another circuit that can replace the comparator of the synchronization signal recovery circuit of FIG. 6 according to the present invention;
제10도는 본 발명에 의한 제4도의 다른 동기신호 복원회로를 설명하기 위한 블록도를 도시한 것이다.FIG. 10 shows a block diagram for explaining another synchronization signal recovery circuit of FIG. 4 according to the present invention.
제11도는 본 발명에 의한 제10도의 다른 (N-x)비트 검출기의 입출력 관게를 설명하기 위한 입출력 관계표이고;11 is an input / output relationship table for explaining the input / output relationship of another (N-x) bit detector of FIG. 10 according to the present invention;
제12도는 본 발명에 의한 검출기를 설명하기 위한 블록도이고;12 is a block diagram for explaining a detector according to the present invention;
제13도는 본 발명에 의한 제12도의 동기신호 복원회로를 설명하기 위한 블록도이고;FIG. 13 is a block diagram for explaining a synchronization signal recovery circuit of FIG. 12 according to the present invention; FIG.
제14도는 제13도의 동위상 검출기와 비교기를 대체할 수 있는 회로이고;14 is a circuit that can replace the in-phase detector and the comparator of FIG. 13;
제15도는 제14도의 (M-x)블럭 검출기의 입출력 관계를 설명하기 위한 입출력 관계표이고;FIG. 15 is an input / output relationship table for explaining the input / output relationship of the (M-x) block detector of FIG. 14;
제16도는 제13도의 동위상 검출기와 비교기를 대체할 수 있는 다른 회로이고;FIG. 16 is another circuit that can replace the in-phase detector and comparator of FIG. 13;
제17도는 본 발명에 의한 다른 검출기를 설명하기 위한 블록도이다.17 is a block diagram for explaining another detector according to the present invention.
본 발명은 디지탈 전송/수신 혹은 기록/재생장치에 관한 것으로, 특히 기록 혹은 전송된 동기신호를 검출하는 검출기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital transmission / reception or recording / reproducing apparatus, and more particularly to a detector for detecting a synchronization signal recorded or transmitted.
일반적으로 디지탈 전송/수신 혹은 기록/재생장치, 특히 디지탈 비디오테이프(D-VCR), 디지탈 오디오테이프(DAT), 컴팩트디스크(CD), 미니디스크(MD) 및 디지탈 비디도디스크 레코더(D-VDR)는 디지탈 전송 혹은 기록된 데이터를 복원하기 위하여 먼저 기준신호인 동기신호를 복원하게 된다. 이때, 디지탈 전송 또는 기록시 에러가 발생하지 않았어도 정확한 동기신호의 복원이 이루어지지 않으면 정확한 디지탈데이타를 검출할 수가 없게 된다. 또한, 디지탈 전송 또는 기록시 동기신호에 에러가 발생하는 경우에도 이러한 에러를 보상하고 정확한 동기신호를 복원하기 위하여 많은 노력을 기울이고 있다.Digital transmission / reception or recording / playback devices, in particular digital videotape (D-VCR), digital audiotape (DAT), compact disc (CD), minidisc (MD) and digital video recorder (D-VDR) In order to restore the digital transmission or recorded data, first, the synchronization signal, which is a reference signal, is first restored. At this time, even if no error occurs during digital transmission or recording, accurate digital data cannot be detected unless the accurate synchronization signal is restored. In addition, even when an error occurs in a synchronization signal during digital transmission or recording, much effort has been made to compensate for such an error and restore an accurate synchronization signal.
제1도는 일반적인 디지탈 자기 기록/재생장치를 설명하기 위한 블록도이다.1 is a block diagram for explaining a general digital magnetic recording / reproducing apparatus.
일반적인 디지탈 자기 기록/재생장치는 먼저, 외부에서 인가되는 영상신호를 아날로그/디지탈 변화기(1)를 통해 디지탈 신호로 변환한다. 이때, 변환된 디지탈 신호의 신호 대역이 너무 넓어서 기록시 필요대역이 많이 필요하므로 이를 기록에 적합한 량으로 화상압축기(2)를 통해 화상압축한다. 이어서, 압축된 화상 신호는 오류 부호기(3)를 통해서 재생시 오류를 정정하기 위하여 부호화한다. 이때, 부호화된 신호는 기록주파수만 적을뿐 채널에 부적합하기 때문에 채널에 알맞게 부호화하기 위하여 기록부호기(4)를 거쳐 소정의 이득율로 기록증폭기(5)를 통해 증폭하고 이를 저장체(10)에 기록한다. 이때, 디지탈 전송/수신장치에서는 저장체(10) 대신에 전송라인 혹은 전송매체가 된다. 이어서, 저장체(10)에 기록된 데이터를 읽어서 재생증폭기(11)를 통해 소정의 이득으로 증폭한 후 검출기(12)를 통해 신호를 검출한 후 오류 정정기(13)을 통해 오류정정을 하게 된다. 이어서 오류정정된 신호는 화상복호기(14)를 통해 압축된 신호를 복호화하고 디지탈/아날로그 변환기(15)를 통해 아날로크 신호로 변환하여 출력하게 된다.A general digital magnetic recording / reproducing apparatus first converts an externally applied video signal into a digital signal through an analog / digital converter 1. At this time, since the signal band of the converted digital signal is so wide that a large number of necessary bands are required for recording, image compression is performed through the image compressor 2 in an amount suitable for recording. Then, the compressed picture signal is encoded by the error encoder 3 to correct an error in reproduction. At this time, since the encoded signal is not suitable for the channel but only a small recording frequency, it is amplified by the recording amplifier 5 through the recording encoder 4 at a predetermined gain ratio in order to encode the channel appropriately, and then, the encoded signal is stored in the storage body 10. Record it. In this case, the digital transmission / reception apparatus may be a transmission line or a transmission medium instead of the storage body 10. Subsequently, the data recorded in the storage body 10 is read and amplified to a predetermined gain through the reproducing amplifier 11, the signal is detected by the detector 12, and error correction is performed by the error corrector 13. . The error corrected signal is then decoded through the image decoder 14 and converted into an analog signal through the digital / analog converter 15 and output.
검출기(12)를 상세히 알아보기 위하여 제2도를 참조하여 설명하고자 한다.The detector 12 will be described in detail with reference to FIG. 2.
제2도의 다치 및 2치에서 동작하는 종래의 검출기(12)는 제1도의 재생증폭기(11)로부터 증폭된 신호를 입력받아 이를 아날로그/디지탈 변환기(21)을 통해 디지탈 신로로 변환한다. 이때, 상기 증폭된 신호로부터 위상동기루프(24)(Phase Looked Loop)는 클럭 신호를 추출하여 아날로그/디지탈 변환기(22)에 샘플링 클럭으로 전달한다. 이어서, 상기 디지탈 변환된 신호는 동기복원회로(22)에 입력되어 추출된 동기신호는 단자 25를 통해 복호기(23)의 기준 신호로 입력되고 상기 디지탈 변환된 신호는 지연되어 복호기(23)에 단자 26를 통해 입력된다. 이때, 복호기(23)는 상기 동기신호를 기준으로 상기 디지탈 변환된 신호를 복호한다. 따라서, 동기복원회로(22)을 통하여 상기 동기신호를 복원하지 못하면 채널상에서 오류가 발생하지 않아도 정상적인 상기 디지탈 변환된 신호를 복호하지 못한다.The conventional detector 12 operating at the multi-value and binary value of FIG. 2 receives the amplified signal from the regenerative amplifier 11 of FIG. 1 and converts the signal into a digital scene through the analog-to-digital converter 21. At this time, the phase-locked loop 24 extracts a clock signal from the amplified signal and transfers the clock signal to the analog / digital converter 22 as a sampling clock. Subsequently, the digitally converted signal is input to the synchronous restoring circuit 22, and the extracted synchronous signal is input to the reference signal of the decoder 23 through the terminal 25, and the digitally converted signal is delayed to the terminal of the decoder 23. Entered through 26. At this time, the decoder 23 decodes the digitally converted signal on the basis of the synchronization signal. Therefore, if the synchronization signal cannot be restored through the synchronization recovery circuit 22, even if no error occurs on the channel, the normal digitally converted signal cannot be decoded.
동기복원회로(22)를 더 상세히 알아보기 위하여 제3도를 참조하여 설명하고자 한다.In order to learn more about the synchronous restoration circuit 22 will be described with reference to FIG.
제3도는 다치 및 2치에서 동작하는 종래의 동기복원회로(22)로 상관기(31) 및 비교기(32)로 구성되어 있다. 이때, 상관기(31)는 입력되는 신호의 상관성을 찾는 것으로 상관성이 큰 경우에는 가산기(33)의 출력 값이 크고 반대로 상관성이 작은 경우에는 가산기(33)의 출력값이 작게 된다. 상관계수 b0, b1, b2..........bn-1는 이미 기록시 알고 있는 값이므로 이를 이용한다. n비트 입력신호 ak가 동기복원회로(22)에 입력되어 지연 저장부(A1~An-1)에 지연 저장되어 ak-1, ak-2,.........., ak-n+1(예를 들어, ak-2는 k-2번째의 데이터)의 데이터를 갖는다. 이어서, 지연저장된 상기 각각의 값들은 상기 상관계수 b0, b1, b2......bn-1와 각각 곱해져서 가산기(33)에 입력된다. 이어서, 가산된 값 Ck과 문턱값 C는 비교기(32)에 입력되어 비교후 비교값(dk) 출력된다. 상기 디지탈 변환된 n비트 신호를 입력받아 종래의 동기복원회로(22)에 의해 처리하는데는 많은 시간이 걸리므로 고 속의 처리 즉, 기록 비트 비율이 높은 신호는 실시간 처리가 상당히 어렵고 하드웨어의 복잡성이 상당히 증가한다는 문제점이 있었다.3 is a conventional synchronous restoring circuit 22 that operates at multiple values and binary values, and includes a correlator 31 and a comparator 32. FIG. At this time, the correlator 31 finds the correlation of the input signal, and when the correlation is large, the output value of the adder 33 is large and conversely, when the correlation is small, the output value of the adder 33 is small. The correlation coefficients b 0 , b 1 , b 2 .......... b n-1 are already known values for recording, so use them. n-bit input signal is input to a k a synchronization recovery circuit 22, a delay storage unit (A 1 ~ A n-1 ) are delay stored in a k-1, a k- 2, ........ .., a k-n + 1 (for example, a k-2 is k-2nd data). Subsequently, each of the delayed stored values is multiplied by the correlation coefficients b 0 , b 1 , b 2 ... B n-1 and input to the adder 33. Subsequently, the added value C k and the threshold C are input to the comparator 32, and the comparison value dk is output after the comparison. Since it takes a long time to receive the digitally converted n-bit signal and process it by the conventional synchronous restoration circuit 22, a high-speed processing, that is, a signal having a high write bit rate, is very difficult in real time and considerably complicated in hardware. There was a problem of increasing.
또한, 종래의 검출기(12)의 다른 예를 설명하기 위하여 제4도를 참조하여 설명하고자 한다.In addition, to describe another example of the conventional detector 12 will be described with reference to FIG.
제4도는 종래의 다른 예로서의 검출기(12)는 제2도의 검출기(12)를 개선한 것으로 1비트 아날로그/디지탈 변환기(41)에 입력되는 신호는 3치이고 위상동기루프(44)의 클럭 주기로 샘플링하여 1비트씩 출력한다. 이때, 1비트 디지탈/아날로그 변환기(41)의 출력값은 2치를 갖게 된다. 따라서, 제2도의 검출기(12)의 동기복원회로(22)를 제5도에 도시한 바와 같이 동기복원회로(42)로 일부 변경함으로써 2치 연산이 가능하다. 그러므로 1비트 디지탈/아날로그 변환기(41)를 비교기로 대체가 가능하다. 제5도는 제4도의 검출기(12)의 동기복원회로(42)를 상세히 도시한 것으로, 제4도의 1비트 아날로그/디지탈 변환기(41)의 출력이 2치값을 가지므로 제3도의 가산기(33)와 비교기(32)를 논리 AND(51)로 대체가 가능하다. 따라서, n비트 연산을 하지 않고 1비트 연산이 가능하므로 기록 비트 비율이 높이는 것이 가능하다.4 is a detector 12 according to another conventional example. The detector 12 of FIG. 2 is improved. The signal input to the 1-bit analog-to-digital converter 41 is three-valued, and is sampled at a clock cycle of the phase-locked loop 44. Output by 1 bit. At this time, the output value of the 1-bit digital-to-analog converter 41 has two values. Therefore, the binary operation can be performed by partially changing the synchronous restoring circuit 22 of the detector 12 of FIG. 2 to the synchronous restoring circuit 42 as shown in FIG. Therefore, the 1-bit digital-to-analog converter 41 can be replaced by a comparator. FIG. 5 shows the synchronous restoration circuit 42 of the detector 12 of FIG. 4 in detail. Since the output of the 1-bit analog-to-digital converter 41 of FIG. 4 has a binary value, the adder 33 of FIG. And comparator 32 may be replaced with a logical AND 51. Therefore, since 1-bit operation is possible without performing n-bit operation, the recording bit rate can be increased.
그러나, 제5도는 제3도의 비교기(32)의 문턱값(c)을 최대로 설정하여 구성한 것이다. 따라서, 만약에 동기신호중에 오류가 발생하면 제5도의 동기복원회로(42)는 동기신호를 검출하지 못하는 경우가 발생하여 전체적으로 성능의 열화를 가져온다.However, FIG. 5 is configured by setting the threshold c of the comparator 32 of FIG. 3 to the maximum. Therefore, if an error occurs in the sync signal, the sync restore circuit 42 of FIG. 5 may fail to detect the sync signal, resulting in overall performance degradation.
따라서, 본 발명의 목적은 다발성 오류가 발생할때도 정확히 동기신호를 복원할 수 있는 디지탈신호 재생장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a digital signal reproducing apparatus that can accurately recover a synchronization signal even when multiple errors occur.
또한, 본 발명의 다른 목적은 회로 구현이 간단한 디지탈신호 재생장치를 제공하는데 있다.Another object of the present invention is to provide a digital signal reproducing apparatus with a simple circuit implementation.
본 발명의 목적을 달성하기 위하여 본 발명에 의한 디지탈신호 재생장치는 영상신호를 입력받아 디지탈 변환하는 아날로그/디지탈 변환수단, 상기 디지탈 변환된 신호를 입력받아 압축하는 화상압축수단, 상기 압축된 신호를 입력받아 오류정정을 위한 오류부호화수단, 오류부호화된 신호를 입력받아 기록 혹은 전송에 알맞게 신호 변환하는 기록부호화수단, 상기 기록부호화된 신호를 입력받아 소정의 이득율로 증폭하는 기록증폭수단, 증폭된 신호를 입력받아 기록 혹은 전송하는 기록 혹은 전송수단, 기록 혹은 전송된 신호를 독출하여 소정의 이득율로 증폭하는 재생증폭수단, 상기 재생증폭된 신호를 입력받아 상기 기록 혹은 전송된 신호를 검출하는 검출수단, 상기 검출된 신호를 입력받아 오류정정하는 오류정정수단, 상기 오류정정된 신호를 입력받아 복호하는 화상복호수단, 상기 복호된 신호를 입력받아 아날로그 신호로 변환하는 디지탈/아날로그 변환수단을 구비한 디지탈신호 재생장치에 있어서, 상기 검출수단은 상기 재생증폭수단의 출력신호를 입력받아 클럭신호를 추출하는 위상동기루프수단; 상기 재생증폭수단의 출력신호를 입력받아 상기 클럭신호를 샘플링 클럭신호로하여 1비트 디지탈 변환하는 1비트 아날로그/디지탈 변환수단; 상기 1비트 디지탈 변환된 신호를 입력받아 소정의 시간동안 지연시켜 출력하고, 소정의 상관계수들에 의해 상관신호를 결정하고 이를 출력하는 상관수단; 상기 상관신호를 입력받아 동위상을 검출하는 동위상검출수단; 상기 검출된 동위상신호를 입력받아 소정의 문턱값과 비교하여 비교값을 출력하는 비교수단; 상기 지연된 신호를 입력받아 적어도 1클럭 이상 지연하는 지연수단; 상기 1클럭 이상 지연된 신호를 입력받아 상기 비교값에 응답하여 복호하는 복호수단을 구비한 것을 특징으로 한다.In order to achieve the object of the present invention, a digital signal reproducing apparatus according to the present invention includes an analog / digital conversion means for receiving a video signal and converting it digitally, an image compression means for receiving and compressing the digitally converted signal, and compressing the compressed signal. Error encoding means for receiving error correction, recording encoding means for receiving an error encoded signal and converting the signal according to recording or transmission, recording amplifying means for receiving the amplified signal at a predetermined gain ratio and being amplified. Recording or transmission means for receiving and recording or transmitting a signal, reproducing amplification means for reading and amplifying a recorded or transmitted signal at a predetermined gain ratio, and detecting for detecting the recorded or transmitted signal upon receiving the reproduced and amplified signal. Means, error correcting means for receiving the detected signal and correcting the error; A digital signal reproducing apparatus having a video decoding means for receiving and decoding a digital signal, and a digital / analog converting means for receiving the decoded signal and converting the decoded signal into an analog signal. Phase-locked loop means for extracting a signal; 1-bit analog / digital conversion means for receiving the output signal of the reproduction amplifier means and converting the clock signal into a sampling clock signal for 1-bit digital conversion; Correlating means for receiving the 1-bit digitally converted signal and delaying the predetermined signal for a predetermined time, and determining and outputting a correlation signal by predetermined correlation coefficients; In-phase detection means for detecting the in-phase by receiving the correlation signal; Comparing means for receiving the detected in-phase signal and comparing a predetermined threshold value to output a comparison value; Delay means for receiving the delayed signal and delaying at least one clock or more; And decoding means for receiving the signal delayed by one or more clocks and decoding the signal in response to the comparison value.
또한, 본 발명의 다른 목적을 달성하기 위하여 본 발명의 다른 디지탈신호 재생장치는 영상신호를 입력받아 디지탈 변환하는 아날로그/디지탈 변환수단, 상기 디지탈 변환된 신호를 입력받아 압축하는 화상압축수단, 상기 압축된 신호를 입력받아 오류정정을 위한 오류부호화수단, 오류부호화된 신호를 입력받아 기록 혹은 전송에 알맞게 신호 변환하는 기록부호화수단, 상기 기록부호화된 신호를 입력받아 소정의 이득율로 증폭하는 기록증폭수단, 증촉된 신호를 입력받아 기록 혹은 전송하는 기록 혹은 전송수단, 기록 혹은 전송된 신호를 독출하여 소정의 이득율로 증폭하는 재생증폭수단, 상기 재생증폭된 신호를 입력받아 상기 기록 혹은 전송된 신호를 검출하는 검출수단, 상기 검출된 신호를 입력받아 오류정정하는 오류정정수단, 상기 오류정정된 신호를 입력받아 복호하는 화상복호수단, 상기 복호된 신호를 입력받아 아날로그 신호로 변환하는 디지탈/아날로그 변환수단을 구비한 디지탈신호 재생장치에 있어서, 상기 검출수단은 상기 재생증폭수단의 출력신호를 입력받아 클럭신호를 추출하는 위상동기루프수단; 상기 재생증폭수단의 출력신호를 입력받아 상기 클럭신호를 샘플링 클럭신호로하여 1비트 디지탈 변환하는 1비트 아날로그/디지탈 변환수단;In addition, in order to achieve another object of the present invention, another digital signal reproducing apparatus of the present invention, the analog / digital conversion means for receiving a video signal and digital conversion, the image compression means for receiving and compressing the digital converted signal, the compression Error encoding means for receiving the corrected signal and correcting the error, recording encoding means for receiving an error encoded signal and converting the signal appropriately for recording or transmission, and recording amplification means for receiving the encoded signal and amplifying the signal at a predetermined gain ratio. Recording or transmission means for receiving the recorded signal or transmitting the received signal, reproducing amplification means for reading and amplifying the recorded or transmitted signal at a predetermined gain ratio, and receiving the recorded amplified signal to receive the recorded or transmitted signal. Detection means for detecting, error correction means for error correction receiving the detected signal, and error correction A digital signal reproducing apparatus comprising: an image decoding means for receiving a decoded signal and decoding the decoded signal; and a digital / analog converting means for receiving the decoded signal and converting it into an analog signal. Phase-locked loop means for receiving an input and extracting a clock signal; 1-bit analog / digital conversion means for receiving the output signal of the reproduction amplifier means and converting the clock signal into a sampling clock signal for 1-bit digital conversion;
상기 1비트 디지탈 변환된 신호를 입력받아 소정의 시간동안 지연시켜 출력하고, 동위상을 검출하는 동위상검출수단; 상기 검출된 동위상 신호를 입력받아 소정의 상관계수들에 의해 상관신호를 결정하고 이를 출력하는 상관수단; 상기 상관신호를 입력받아 문턱값과 비교하여 비교값을 출력하는 비교수단; 상기 지연된 신호를 입력받아 적어도 1클럭 이상 지연하는 지연수단; 상기 1클럭 이상 지연된 신호를 입력받아 상기 비교값에 응답하여 복호하는 복호수단을 구비한 것을 특징으로 한다.In-phase detection means for receiving the one-bit digitally converted signal and delaying the signal for a predetermined time and detecting in-phase; Correlation means for receiving the detected in-phase signal and determining a correlation signal by predetermined correlation coefficients and outputting the correlation signal; Comparison means for receiving the correlation signal and comparing the threshold value to output a comparison value; Delay means for receiving the delayed signal and delaying at least one clock or more; And decoding means for receiving the signal delayed by one or more clocks and decoding the signal in response to the comparison value.
이하, 첨부된 도면을 참조하여 본 발명에 의한 동기복원회로를 설명하고자 한다.Hereinafter, a synchronous restoration circuit according to the present invention will be described with reference to the accompanying drawings.
제6도는 본 발명에 의한 동기복원회로를 설명하기 위한 블록도를 도시한 것이다.6 is a block diagram for explaining a synchronous restoration circuit according to the present invention.
제6도의 본 발명에 의한 동기복원회로는 제5도의 종래의 동기복원회로를 개선한 것으로 제5도의 논리 AND(51)회로를 N비트 검출기(61)와 비교기(62)로 대체한 것이다. 이때, N비트 검출기(61)는 논리회로 및 ROM으로 구현이 가능하다. 즉, 입력은 ROM의 주소가 되고 출력은 ROM의 출력이 된다. 이때, 최대 출력 라인수(j)는 입력라인수(N)의 자연 로그값보다 크거나 같은 자연수이다. N비트 검출기(61)의 출력값 CK와 문턱값 C가 비교기(62)에 의해 비교되어 1비트 비교값 DK-N+1을 출력한다. 제7도는 제6도의 N비트 검출기(61)의 N=6, 문턱값 c=5인 경우의 입출력 관계를 나타낸 것이다. 빗금친 부분은 동기신호가 검출된 부분을 나타낸다. 이때, N비트 검출기(61)의 출력값 CK와 문턱값 c의 값을 조금 낮추면 동기 신호중에 오류가 있어도 정확하게 동기신호를 검출할 수 있다. 이때, 제6도의 비교기(62) 대신에 제8도에 도시한 바와 같이 논리 AND(81, 82)와 논리 OR(83)회로로 대체가 가능하다. 이때, 입력라인수가 N개이고 출력 라인수는 자연 로그 in(N)보다 크거나 같은 자연수값을 갖는다. 특히, 비교기의 문턱값 c를 4로하는 경우 제9도에 도시한 바와 같이 하나의 논리 AND(91)로 구성이 가능하다. 이때, 최대 출력 라인수는 3개이다.The synchronous restoring circuit according to the present invention of FIG. 6 is an improvement of the conventional synchronous restoring circuit of FIG. 5 and replaces the logic AND 51 circuit of FIG. 5 with an N-bit detector 61 and a comparator 62. FIG. In this case, the N-bit detector 61 may be implemented as a logic circuit and a ROM. That is, the input becomes the address of the ROM and the output becomes the output of the ROM. At this time, the maximum number of output lines j is a natural number that is greater than or equal to the natural logarithm of the number of input lines N. The output value C K of the N-bit detector 61 and the threshold value C are compared by the comparator 62 to output the 1- bit comparison value D K -N + 1 . FIG. 7 shows the input / output relationship in the case where N = 6 and threshold c = 5 of the N-bit detector 61 in FIG. The hatched portion indicates the portion where the synchronization signal is detected. At this time, if the values of the output value C K and the threshold value c of the N-bit detector 61 are slightly lowered, the synchronization signal can be detected accurately even if there is an error in the synchronization signal. At this time, instead of the comparator 62 of FIG. 6, it is possible to substitute the logic AND (81, 82) and logical OR 83 circuits as shown in FIG. At this time, the number of input lines is N and the number of output lines has a natural value greater than or equal to the natural log in (N). In particular, when the threshold c of the comparator is 4, as shown in FIG. 9, one logical AND 91 can be configured. At this time, the maximum number of output lines is three.
제10도는 본 발명에 의한 다른 동기복원회로의 실시예로 제6도의 N비트 검출기(61)과 비교기(62)를 (N-x)비트 검출기(101)로 대체한 것이다. 제10도의 다른 동기복원회로는 제6도에 비해 회로 구현이 간단하며 특히, (N-x)비트 검출기(101)은 논리회로 혹은 ROM으로 구현이 가능하며 출력이 1비트이므로 특히 N이 클수록 회로는 제6도에 비해 훨씬 더 간단해진다. 제11도는 제10도의 (N-x)비트 검출기(101)의 입출력관계를 표시한 입출력표로서 제7도와 마찬가지로 입력라인수 N은 6비트이고 동기신호중에 한 개(x=1)의 오류가 발생하는 경우를 나타낸 것이다. 따라서, (N-x)는 5가 되므로 5비트 이상의 논리적으로 '1'인 경우 논리 'H'가 검출되고 그렇지 않은 경우에는 논리 'L'이 검출된다. 이때, 번호 32, 48, 60, 62, 63은 한 개의 오류가 발생한 경우이고 번호 64는 완벽하게 동기신호를 검출한 것이다. 이때, 에러없이 모든 동기신호를 전송했는데도 불구하고 전송 도중에 오류가 생긴 것으로 판단하여 이것을 동기신호로 검출하는 것을 나타내는 표이다. 여기서 x개의 오류가 발생해도 동기신호로 판단하고 싶으면 제7도의 출력에서 (N-x)보다 큰 값을 모두 H(논리적 'HIGH')로 하고 나머지를 L(논리적으로 'LOW')로 대치하면 x개의 오류가 발생하는 경우의 (N-x)비트 검출기(91)의 입출력표를 얻을 수가 있다.FIG. 10 is an embodiment of another synchronous restoring circuit according to the present invention, in which the N-bit detector 61 and the comparator 62 of FIG. 6 are replaced with the (N-x) bit detector 101. FIG. The other synchronous restoring circuit of FIG. 10 is simpler in circuit implementation than in FIG. 6, and in particular, the (Nx) bit detector 101 can be implemented as a logic circuit or a ROM, and since the output is 1 bit, in particular, the larger the N, Much simpler than 6 degrees. FIG. 11 is an input / output table showing the input / output relationship of the (Nx) bit detector 101 of FIG. 10. Like FIG. 7, the number of input lines N is 6 bits and one (x = 1) error occurs in the synchronization signal. The case is shown. Therefore, since (N-x) becomes 5, a logic 'H' is detected when logically '1' of 5 bits or more, and a logic 'L' is detected otherwise. At this time, the number 32, 48, 60, 62, 63 is a case where one error occurs and the number 64 is a complete detection of the synchronization signal. At this time, even though all the synchronization signals have been transmitted without errors, it is determined that an error has occurred during transmission, and this table indicates that the synchronization signals are detected. If you want to judge the synchronization signal even if x errors occur, replace all values greater than (Nx) with H (logical 'HIGH') and replace the rest with L (logically 'LOW'). The input / output table of the (Nx) bit detector 91 when an error occurs can be obtained.
제12도는 본 발명에 의한 다른 검출기의 실시예를 도시한 것으로 제2도의 종래의 검출기와 동일한 부분은 설명을 생략하고자 한다.12 shows an embodiment of another detector according to the present invention, and the same parts as those of the conventional detector of FIG. 2 will be omitted.
제12도의 본 발명에 의한 다른 검출기는 1비트 아날로그/디지탈 변환기(121), 동기신호 복원회로(122), 지연기1(123), 복호기(124) 및 위상동기루프(125)로 구성되어 있다. 이때, 동기신호 복원회로(122)는 상관기(126), 동위상 검출기(127) 및 비교기(128)로 구성되어 있다. 특히, 상술한 제2도의 검출기(12)는 동기신호중에 한 비트 혹은 두 비트정도의 오류가 생겼을 때에는 정상적으로 동작을 하지만 반면에 다발성 오류 즉, 동기신호중에서 여러 비트의 오류가 발생할 때에는 정확하게 검출이 되지 않는다. 따라서, 이를 개선하기 위하여 제12도에 도시한 바와 같이 동위상 검출기(127)를 상관기(126)와 비교기(128) 사이에 배치하였다. 이때, 동위상 검출기(127)는 상관기(126)에서 상관계수를 모두 1로 설정함으로써 구현이 가능하며 즉, 어떤 기간동안 일정한 형태의 신호가 반복해서 입력될 때 그 신호를 검출해내는 방법은 어떤 일정기간 동안 앞선 신호와 지연된 신호를 더하는 것으로 가능하다. 특히, 여러번 반복하면 효과가 크게된다.Another detector according to the present invention of FIG. 12 is composed of a 1-bit analog / digital converter 121, a synchronization signal recovery circuit 122, a delay unit 1 123, a decoder 124, and a phase synchronization loop 125. . At this time, the synchronization signal recovery circuit 122 includes a correlator 126, an in-phase detector 127, and a comparator 128. In particular, the detector 12 of FIG. 2 described above operates normally when an error of one or two bits occurs in the synchronization signal. However, the detector 12 of FIG. 2 is not correctly detected when multiple errors, that is, errors of several bits in the synchronization signal, occur. Do not. Therefore, to improve this, an in-phase detector 127 is placed between the correlator 126 and the comparator 128 as shown in FIG. In this case, the in-phase detector 127 can be implemented by setting all the correlation coefficients to 1 in the correlator 126. That is, a method of detecting the signal when a certain type of signal is repeatedly inputted for a certain period of time It is possible to add the preceding and delayed signals over a period of time. In particular, repeated several times will increase the effect.
제13도는 제12도의 동기신호 복원회로(122)를 상세히 도시한 것이다. 제13에서는 입력신호 즉, 동기신호를 (M-1)번 지연하여 모두 더하는 것으로 구현하는 것을 보여주고 있다. 이때, 상관기(126)는 상술한 제3도, 제5도, 제6도 및 제8도의 상관기로도 가능하며 특히, 제13도에서는 제6도의 상관기를 이용하였다. 또한, 동위상검출기(127)는 제13도의 기본적인 구성을 사용하여도 되지만 상술한 바와 같이 회로가 복잡하고 고속처리에 문제가 있다. 따라서, 제13도의 동위상 검출기(127) 및 비교기(128)를 본 발명에 의한 제14도로 대체하면 훨씬 빠른 고속의 기록 비율로 처리하는 것이 가능하다. 즉, 제13도의 가산기(131)과 비교기(128)를 제14도의 (M-x)블럭 검출기(141)로 대체가 가능하다.13 illustrates the synchronization signal recovery circuit 122 of FIG. 12 in detail. The thirteenth embodiment shows that the input signal, that is, the synchronization signal, is delayed by (M-1) times and added together. In this case, the correlator 126 may also be the correlator of FIGS. 3, 5, 6, and 8 described above. In particular, the correlator of FIG. In addition, although the in-phase detector 127 may use the basic structure of FIG. 13, a circuit is complicated as mentioned above and there exists a problem in high speed processing. Thus, by replacing the in-phase detector 127 and the comparator 128 in FIG. 13 with FIG. 14 according to the present invention, it is possible to process at a much faster and higher recording rate. That is, the adder 131 and the comparator 128 of FIG. 13 can be replaced by the (M-x) block detector 141 of FIG.
제15도는 제14도의 (M-x)블럭 검출기(141)의 입출력관계를 설명하기 위한 입출력 관계표를 도시한 것이다. 제15도의 입출력 관계표는 M=4, x=1일 때(지연선이 3개((M-x)=3) 즉, 4개의 동기신호 블럭 중에 3개이상의 동기신호 블럭이 검출될 경우 동기신호가 있다라고 하는 경우를 예를 들어 나타낸 것이다. 이때, 입력이 모두 1인 경우 즉, 4개의 동기신호 블록을 모두 검출하였을때는 입력에 적어도 하나의 오류를 가지는 것에 포함되므로 입출력 관계표에서 무시하여 회로를 구성해도 무방하다. 제14도에서 발생하는 지연은 동기신호 블록 단위이므로 제12도의 주경로상의 상관기(126)와 복호기(124)에 지연기1(123)을 추가하여 복호기 입장에서 동일한 신호가 입력되어지도록 한다. 또한 제14도의 (M-x)블럭 검출기(141)는 논리회로 및 ROM으로 구현이 가능하다. 특히, 제15도는 M=4이고 (M-x)=3인 경우의 (M-x)블럭 검출기(141)의 입출력 관계표를 도시한 것이고, 제16도는 제15도의 입출력 관계표에 따라 (M-x)블럭 검출기(141)를 논리회로로 구현한 예를 도시한 것이다.FIG. 15 shows an input / output relationship table for explaining the input / output relationship of the (M-x) block detector 141 of FIG. The input / output relationship table of FIG. 15 shows that when M = 4 and x = 1 (three delay lines ((Mx) = 3), that is, when three or more sync signal blocks are detected among four sync signal blocks, a sync signal is generated). In this case, when the inputs are all 1, that is, when all four sync signal blocks are detected, the input is included in having at least one error. Since the delay generated in FIG. 14 is a synchronization signal block unit, a delay 1 (123) is added to the correlator 126 and the decoder 124 on the main path of FIG. 12 so that the same signal is input from the decoder position. In addition, the (Mx) block detector 141 of Fig. 14 can be implemented with a logic circuit and a ROM, in particular, Fig. 15 shows a (Mx) block detector (Mx) when M = 4 and (Mx) = 3. 141) shows an input / output relationship table, and FIG. 16 shows input of FIG. It illustrates an example implementation of the (M-x) block detector 141 according to the relationship table to output logic circuit.
제17도는 본 발명에 의한 또다른 동기복원회로의 실시예로서 제12도의 상관기(126)와 동위상검출기(127)를 서로 바꾸어 구성한 것이다.FIG. 17 shows another embodiment of the synchronous restoring circuit according to the present invention in which the correlator 126 and the in-phase detector 127 of FIG. 12 are interchanged.
제17도의 본 발명에 의한 또다른 동기복원회로는 제12도의 지연기1(123)이 동기신호 블럭단위이므로 상당히 큰 지연선인데 비하여 제17도의 지연기2(171)는 비트단위의 지연이므로 회로의 단순화가 가능하다.In another synchronous restoring circuit according to the present invention of FIG. 17, the delay line 1 (123) of FIG. 12 is a significantly large delay line because it is a sync signal block unit, whereas delay 2 (171) of FIG. 17 is a bit delay. Simplification is possible.
또다른 동기복원회로의 실시예는 동위상검출기의 계수를 앞에서는 모두 1로 하였는데 그 계수에 상관기를 모두 두어 구현하는 것도 가능하다(미도시)In another embodiment of the synchronous restoring circuit, all the coefficients of the in-phase detector are all set to 1, but it is also possible to implement all of the correlators in the coefficients (not shown).
본 발명은 특히, 재생된 신호를 검출하는 검출기에 관한 것이다. 또한, 전송된 신호를 검출하기 위해 사용가능함은 자명하다. 따라서, 본 발명은 상술한 범위에 한정되지 않고 본 발명의 기술적 범위내에서 디지탈신호 수신전용장치, 또는 디지탈신호 재생전용장치, 디지탈신호 전송/수신장치 혹은 디지탈신호 기록/재생장치 등을 포함하여 변형예를 포함한다.The invention particularly relates to a detector for detecting a reproduced signal. It is also apparent that it can be used to detect the transmitted signal. Therefore, the present invention is not limited to the above-described range, and the present invention is modified within the technical scope of the present invention, including a digital signal reception-only device, a digital signal playback-only device, a digital signal transmission / reception device, or a digital signal recording / reproduction device. Include an example.
이상에서 살펴본 바와 같이 본 발명에 의한 동기복원회로는 동기신호의 부분손실이 있는 경우에도 완벽하게 복원할 수 있다. 즉, N비트 동기신호중에서 x비트를 잃어버리는 경우에 (N-x)검출기를 이용하여 복원을 하고 또 동기신호중에 x비트 이상을 잃어버릴때는 다음 단의 (M-x)블럭 검출기로 다시 보상하여 어떤 경우는 전혀 동기신호가 없는 동기신호도 완벽하게 복원할 수 있다는 효과가 있다.As described above, the synchronous restoring circuit according to the present invention can be completely restored even when there is a partial loss of the synchronous signal. That is, when x bits are lost in the N-bit synchronous signal, it is restored using the (Nx) detector, and when x bits or more are lost in the synchronous signal, the next step is compensated again by the (Mx) block detector. There is an effect that the synchronization signal without any synchronization signal can be completely restored.
Claims (8)
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Family Applications (1)
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