KR0143036B1 - Sense circuit - Google Patents
Sense circuitInfo
- Publication number
- KR0143036B1 KR0143036B1 KR1019940038584A KR19940038584A KR0143036B1 KR 0143036 B1 KR0143036 B1 KR 0143036B1 KR 1019940038584 A KR1019940038584 A KR 1019940038584A KR 19940038584 A KR19940038584 A KR 19940038584A KR 0143036 B1 KR0143036 B1 KR 0143036B1
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- sensing
- sense circuit
- erase
- cells
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
Abstract
본 발명은 센스회로에 관한 것으로서, 소거셀(erase cell)과 프로그램 셀(Preogram cell)을 기준셀(Reference Cell)로 사용하므로써 센싱 효율을 향상과 싸이클 인듀런스 및 센싱 노이즈 특성을 향상시키도록 한 센스회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense circuit, by using an erase cell and a program cell as reference cells, to improve sensing efficiency, and to improve cycle endurance and sensing noise characteristics. It is about a circuit.
Description
제1도는 종래의 센스회로도1 is a conventional sense circuit diagram
제2도는 제 1 도를 설명하기 위한 타이밍도2 is a timing diagram for explaining FIG.
제3도는 종래의 플래쉬 메모리셀에서의 전형적인 싸이클 인듀런스 특성도3 is a typical cycle endurance characteristic diagram of a conventional flash memory cell.
제4도는 본 발명의 따른 센스 회로도4 is a sense circuit diagram of the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1:차동 증폭기 2 내지 4: 제 1 내지 제 3 차동 증폭기1: differential amplifiers 2 to 4: first to third differential amplifiers
본 발명은 센스(Sense)회로에 관한 것으로, 특히 소거셀(erase cell)과 프로그램 셀(Program cell)을 기준셀(Reference Cell)로 사용한 센스회로에 관한 것이다.The present invention relates to a sense circuit, and more particularly, to a sense circuit using an erase cell and a program cell as a reference cell.
일반적으로 플레쉬 메모리소자(Flash memory device)에서 셀(cell)을 센싱(sensing)하는 기본적 원리는, 기준이 되는 셀(reference cell)을 정하고, 센싱하고자 하는 셀의 셀전류(cell current)와 기준 셀전류를 비교하여, 그 셀전류 차이에 의해 차동증폭기를 구동하므로써 그 셀에 담긴 정보를 읽어내는 원리를 사용한다.In general, the basic principle of sensing a cell in a flash memory device is to determine a reference cell and to determine the cell current and the reference cell of the cell to be sensed. The principle is to compare the current and read the information contained in the cell by driving the differential amplifier by the cell current difference.
제 1 도는 종래의 센스회로도서 동작을 설명하면 다음과 같다.1 illustrates a conventional sense circuit book operation as follows.
센스 노드(Vt)의 시간에 따른 변화를 다음 세 기본식을 이용하여 구해보면The change over time of the sense node (Vt) can be calculated using the following three basic equations.
로 표현되며 여기서, K는 시상수(time constant)로서로 정의된다. 이때 차동증폭기(1)를 구동하는 입력 차동전압는 Where K is a time constant Is defined as At this time, the input differential voltage driving the differential amplifier (1) Is
로 표현되며, 결국 센싱(sensing) 속도(즉 dirvign fordce)는 Icell과 Io의 차이에 비례함을 알 수 있다. 또한 이이피롬(EEPROM)이나 플레쉬 메모리(Flash Memory)소자 에서는 셀(cell)을 전기적으로 프로그램(program)하거나 소거(erase)하여 원하는 정보를 저장하게 되는데, 이때 셀의 정보를 읽어내기 위해서는 프로그램된 셀전류(Ipr)와 이레이즈된 셀전류(Ier)의 Io에 대한 상대적 크기관계는 아래와 같이 된다. Finally, the sensing speed (ie, dirvign fordce) is proportional to the difference between Icell and Io. In addition, EEPROM or Flash Memory devices store desired information by electrically programming or erasing a cell. The relative magnitude relationship between the current Ipr and the erased cell current Ier with respect to Io is as follows.
즉, Ier Io IprIer Io Ipr
제 2 도는 제 1 도를 설명하기 위한 타이밍도로서 시간(t)에 따른 드라이빙 전압(driving votage)(△V(t))의 변화를 참고로 나타내었다. 위에서 기술한 것들을 토대로, 종래의 센싱방식의 문제점을 살펴보면,FIG. 2 is a timing diagram illustrating FIG. 1 with reference to a change in driving voltage ΔV (t) with time t. Based on the above described, looking at the problem of the conventional sensing method,
UV 이레이즈(UV-erase)된 셀을 기준 셀로써 사용하여 Io = (ler + Ipr)/2가 되도록 만들고 있으며, 이때의 드라이빙 전류(driving current)(△i)는UV-erased cells are used as reference cells to make Io = (ler + Ipr) / 2, and the driving current (Δi) at this time is
△i = Icell-Io = (Ier-Ipr)/2 로써 소거 셀과 프로그램셀 전류차이의 50%만을 이용하고 있는 셈이 되어 센싱효율에 문제가 있다고 본다.Since Δi = Icell-Io = (Ier-Ipr) / 2, only 50% of the difference between the erase cell and the program cell is used.
또한, 이이피롬이나 플레쉬 메모리셀들은 다른 기존의 휘발성 메모리 셀과는 달리, 정보의 비휘발성을 유지하기 위해, 플로팅 게이트(Floating Gate)에 전자(electron)들을 주입하고(program), 빼내는(erase) 동작에 의해(이 earse 하고 다시 program 하는 한번의 동작을 cycle이라고 한다) 정보를 저장하는 까닭에, 이 싸이클(cycle) 횟수가 증가함에 따라 셀의 특징이 저하되는 피할 수 없는 단점을 안고 있다. 이 전형적인 싸이클 인듀런스(cycle endurance)특성을 제 3 도에 나타내었다. 따라서, 이러한 싸이클 인듀런스(cycle endurance) 특성때문에 소거셀과 프로그램 셀중, 보다 먼저 약화된 경우가 전체 치브이 속도에 영향을 끼치게 되는 단점이 생기게 된다.In addition, EPI and flash memory cells, unlike other conventional volatile memory cells, program and erase electrons into a floating gate in order to maintain nonvolatile information. Because information is stored by an operation (this operation, which is eared and reprogrammed, is called a cycle), there is an inevitable disadvantage that the characteristics of the cell are degraded as the number of cycles increases. This typical cycle endurance characteristic is shown in FIG. Therefore, due to the cycle endurance characteristic, the weakened earlier of the erase cells and the program cells affects the entire chive speed.
따라서 본 발명은 소거셀(erase cell)과 프로그램 셀(Program cell)을 서로 상대방 셀의 기준셀(Reference Cell)로 사용하므로써 상기한 단점을 해소할 수 있는 센스회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a sense circuit that can solve the above disadvantages by using an erase cell and a program cell as reference cells of counterpart cells.
상술한 목적을 달성하기 위한 본 발명은 소거셀(erase cell) 및 프로그램셀 (program cell)을 기준셀로하여 플레쉬 메모리셀에 저장된 데이타를 1차 센싱하기위한 제 1 및 제 2 차동 증폭기와, 상기 제 1 및 제 2 차동 증폭기의 출력신호를 입력으로 하여 2차 센싱을 하도록 한 제 3 차동 증폭기로 구성되는 것을 특징으로 한다.The present invention for achieving the above object is a first and second differential amplifier for first sensing the data stored in the flash memory cell using the erase cell (erase cell) and the program cell (program cell) as a reference cell, And a third differential amplifier configured to perform secondary sensing using the output signals of the first and second differential amplifiers as inputs.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제 4 도는 본 발명에 따른 센스회로도로서 그 동작을 설명하면 다음과 같다.4 is a sense circuit diagram according to the present invention.
센스회로(sense circuit)를 3개의 차동증폭기(differential amplifier)를 사용하여 구성하였으며, 제 1 및 제 2 증폭기(2 및 3)에서 기준 셀을 각각 소거 셀(erase cell)과 프로그램 셀(program cell)로 하여 1차 센싱(sensing)이 이루어지며, 이것을 다시 제 3 증폭기(4)에서 2차 증폭함으로써 매우 고속의 센싱이 실현되도록 하였다.The sense circuit is constructed using three differential amplifiers, and the reference cells in the first and second amplifiers 2 and 3 are erase cells and program cells, respectively. The first sensing is performed, and the second amplification is performed again by the third amplifier 4 to realize very high speed sensing.
즉, 1차 센싱에 의해That is, by primary sensing
가 되고, 다시 2차 센싱에 의해 Then again by secondary sensing
가 되어 Icell = Ier 인 경우: If Icell = Ier:
Icell = Ipr인 경우:가 되어 항상 최대의 드라이빙 전류(driving current)에 의해 센싱이 이루어지게 된다.If Icell = Ipr: In this case, the sensing is always performed by the maximum driving current.
상술한 바와같이 본 발명에 의하면 소거셀(erase cell)과 프로그램셀(Program cell)을 기준셀(Reference Cell)로 사용하므로써 센싱 효율의 향상과 싸이클 인듀런스 특성 및 센싱노이즈(sensing noise)특성을 향상시키는데 탁월한 효과가 있다.As described above, according to the present invention, by using an erase cell and a program cell as reference cells, the sensing efficiency is improved, the cycle endurance characteristic, and the sensing noise characteristic are improved. Has an excellent effect.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940038584A KR0143036B1 (en) | 1994-12-29 | 1994-12-29 | Sense circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940038584A KR0143036B1 (en) | 1994-12-29 | 1994-12-29 | Sense circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960025761A KR960025761A (en) | 1996-07-20 |
KR0143036B1 true KR0143036B1 (en) | 1998-08-17 |
Family
ID=19404809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940038584A KR0143036B1 (en) | 1994-12-29 | 1994-12-29 | Sense circuit |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0143036B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100685614B1 (en) * | 2001-06-27 | 2007-02-22 | 주식회사 하이닉스반도체 | Sense circuit for a memory device |
-
1994
- 1994-12-29 KR KR1019940038584A patent/KR0143036B1/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100685614B1 (en) * | 2001-06-27 | 2007-02-22 | 주식회사 하이닉스반도체 | Sense circuit for a memory device |
Also Published As
Publication number | Publication date |
---|---|
KR960025761A (en) | 1996-07-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6667904B2 (en) | Multi-level non-volatile semiconductor memory device with verify voltages having a smart temperature coefficient | |
US6954393B2 (en) | Reading array cell with matched reference cell | |
KR960032733A (en) | The nonvolatile semiconductor memory device | |
US4758748A (en) | Sense amplifier for programmable read only memory | |
US5198997A (en) | Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier | |
KR20010070012A (en) | Nonvolatile semiconductor memory device | |
WO2014125453A1 (en) | Memory device with source-side sensing | |
KR950001291B1 (en) | Non-volatile memory | |
Lanzoni et al. | A novel approach to controlled programming of tunnel-based floating-gate MOSFETs | |
EP0454579B1 (en) | Non-volatile semiconductor memory device having EEPROM cell, dummy cell and sense circuit for increasing reliability and enabling one-bit operation | |
KR20090026502A (en) | Operating method of flash memory device | |
US4434479A (en) | Nonvolatile memory sensing system | |
KR910009352B1 (en) | Base setting circuit | |
KR100283909B1 (en) | Charge Gain Stress Test Circuit of Nonvolatile Memory and Its Test Method | |
EP0786778A1 (en) | Method for erasing an electrically programmable and erasable non-volatile memory cell | |
EP0412837A2 (en) | Ultraviolet erasable non-volatile memory devices | |
KR910001185B1 (en) | Semiconductor memory device | |
KR0143036B1 (en) | Sense circuit | |
KR0159452B1 (en) | A non-volatile memory circuit | |
KR100260604B1 (en) | Linearized storage cell for integrated circuit analog signal recording and playback | |
EP0443777B1 (en) | Write circuit for non-volatile memory device | |
JPH06334195A (en) | Non-volatile semiconductor memory device | |
Montanari et al. | Multi-level charge storage in source-side injection flash EEPROM | |
KR100271649B1 (en) | Erase apparatus for flash memory cell | |
KR100320794B1 (en) | Read and erase verify voltage generation circuit of flash memory cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090327 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |