KR0142973B1 - Voltage boosting circuit of semiconductor memory - Google Patents

Voltage boosting circuit of semiconductor memory

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KR0142973B1 KR1019950013561A KR19950013561A KR0142973B1 KR 0142973 B1 KR0142973 B1 KR 0142973B1 KR 1019950013561 A KR1019950013561 A KR 1019950013561A KR 19950013561 A KR19950013561 A KR 19950013561A KR 0142973 B1 KR0142973 B1 KR 0142973B1
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김광호
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Abstract

1.청구범위에 기재된 발명이 속하는 기술 분야 :1. The technical field to which the invention described in the claims belongs:

본 발명은 반도체 메모리의 내부전원전압을 원하는 전압레벨로 승압하는 전압 부스팅회로에 관한 것이다.The present invention relates to a voltage boosting circuit for boosting the internal power supply voltage of a semiconductor memory to a desired voltage level.

2.발명이 해결하려고 하는 기술적 과제2. Technical problem that the invention tries to solve

종래의 전압 부스팅회로에서 원하는 전압레벨로 승압하기 위해서 승압노드를 임의의 전압레벨로 프리차아지하는 것이 필요하였다. 상술한 프리차아지동작을 수행하기 위해서는 커플링 캐패시터를 회로내부에 구성하는 것이 필수적이었는데 이러한 캐패시터를 상기 전압 부스팅회로내부에 구성하므로써 칩면적이 상당히 커지게 되었다.In a conventional voltage boosting circuit, it is necessary to precharge a boost node to an arbitrary voltage level in order to boost to a desired voltage level. In order to perform the precharge operation described above, it was necessary to configure the coupling capacitor in the circuit, but the chip area was considerably increased by configuring the capacitor in the voltage boosting circuit.

3.발명의 해결방법의 요지:3. Summary of the solution of the invention:

본 발명은 캐패시터없이 승압노드를 임의의 전압레벨로 프리차아지하여 상기 문제점을 해결하였다.The present invention solves this problem by precharging the boosting node to an arbitrary voltage level without a capacitor.

4.발명의 중요한 용도:4. Important uses of the invention:

상기한 바와 같이 캐패시터없는 전압 부스팅회로가 제공되므로써 칩면적이 훨씬 줄어든 반도체 메모리장치가 구현되고 이는 반도체 메모리장치의 고집적에 상당한 기여를 하게 된다.As described above, by providing a capacitor-free voltage boosting circuit, a semiconductor memory device having a much smaller chip area is realized, which contributes to a high integration of the semiconductor memory device.

Description

반도체 메모리의 전압 부스팅회로Voltage Boosting Circuit of Semiconductor Memory

제1도는 종래기술에 의한 전압 부스팅회로의 회로도.1 is a circuit diagram of a voltage boosting circuit according to the prior art.

제2도는 제1도에 따른 동작 타이밍도.2 is an operation timing diagram according to FIG.

제3도는 본 발명의 실시예에 따른 전압 부스팅회로의 회로도.3 is a circuit diagram of a voltage boosting circuit according to an embodiment of the present invention.

제4도는 제3도에 따른 동작 타이밍도.4 is an operation timing diagram according to FIG.

본 발명은 반도체 메모리에 관한 것으로, 특히 칩내부에서 사용되는 내부 전원전압레벨을 소정의 승압전압레벨로 승압하는 전압 부스팅회로에 관한 것이다.The present invention relates to a semiconductor memory, and more particularly, to a voltage boosting circuit for boosting an internal power supply voltage level used in a chip to a predetermined boosting voltage level.

반도체 메모리가 점점 고집적화됨에 따라 동작전원전압은 점점 더 낮아지고 있다. 집적화된 메모리 소자들에게 인가되는 전압이 높으면 상기 메모리소자들에게 가해지는 스트레스가 심해져서 상기 메모리소자들이 오동작하게 되고 이것이 심하면 상기 메모리소자들이 파괴되기도 하기 때문에 집적화될수록 전원전압은 낮아지지 않으면 안된다. 이에 따라 칩외부에서 전달되는 외부전원공급전압을 칩내부를 구성하는 내부회로들의 동작에 알맞은 내부전원전압레벨로 낮추어 사용하고 있는데 이는 내부전원전압 발생회로의 탑재를 필수적으로 하고 있다. 그러나, 반도체 메모리를 구성하는 모든 내부회로들이 항상 내부전원전압 발생회로에서 전달되는 내부전원전압만을 사용하게 되는 것은 아니고, 경우에 따라 승압된 높은 전압레벨을 필요로 하는 경우도 발생하게 된다. 예컨대, 당분야에 널리 알려진 바와 같이 메모리 셀과 접속되는 워드라인으로 공급되는 전압은 통상 상기 메모리셀에 저장된 데이타가 지닌 전압레벨(통상 메모리셀에 저장된 '하이'전압레벨은 내부전원전압레벨이다.)보다 높은 전압, 전형적으로는 드레시홀드전압(threshold voltage)이상 높게 승압된 전압이 인가되지 않으면 안된다. 이에 따라 반도체 메모리내부의 소정영역에 내부전원전압레벨을 소정전압레벨로 승압하는 전압부스팅(boosting)회로를 내장하여 승압된 전압을 칩내부적으로 형성하여 사용하고 있다.As semiconductor memories are becoming increasingly integrated, the operating power supply voltage is becoming lower and lower. When the voltage applied to the integrated memory devices is high, the stress applied to the memory devices is increased, and the memory devices malfunction, and if the memory devices are destroyed, the power supply voltage must be lowered as the integrated devices are integrated. Accordingly, the external power supply voltage transmitted from the outside of the chip is lowered to an internal power supply voltage level suitable for the operation of the internal circuits constituting the inside of the chip, which requires the installation of the internal power supply voltage generation circuit. However, not all internal circuits constituting the semiconductor memory always use only the internal power supply voltage transmitted from the internal power supply voltage generation circuit, and in some cases, a high voltage level boosted by the semiconductor memory is required. For example, as is well known in the art, a voltage supplied to a word line connected to a memory cell is typically a voltage level of data stored in the memory cell (the 'high' voltage level stored in the memory cell is an internal power supply voltage level. Must be applied at a voltage higher than, e.g., a voltage higher than the threshold voltage. As a result, a voltage boosting circuit for boosting the internal power supply voltage level to a predetermined voltage level is built in a predetermined region of the semiconductor memory to form a boosted voltage internally in the chip.

제1도는 종래기술에 의한 전압 부스팅회로의 회로도이다.1 is a circuit diagram of a voltage boosting circuit according to the prior art.

제1도를 참조하면, 활성화신호 ψ1은 캐패시터(2)의 일단과 접속되고 상기 캐패시터(2)의 타단은 엔모오스 트랜지스터(6)의 게이트와 접속된다. 상기 캐패시터(2)의 타단과 엔모오스 트랜지스터(6)의 게이트사이의 노드 N3에는 다이오드 접속된 엔모오스 트랜지스터(4)의 소오스가 접속된다. 입력신호 ψ2는 인버터(14)의 입력단과 접속되고 상기 인버터(14)의 출력단은 인버터(11)의 입력단과 인버터(16)의 일단과, 피모오스 트랜지스터(20)의 게이트 및 엔모오스 트랜지스터(22)의 게이트에 공통으로 접속된다. 상기 인버터(11)의 출력단은 캐패시터(12)의 입력단과 접속되고 캐패시터(12)의 타단은 엔모오스 트랜지스터(8)의 게이트와 접속된다. 상기 캐패시터(12)의 타단과 엔모오스 트랜지스터(8)의 게이트사이의 노드 N2에는 내부전원전압 VCC단자에 다이오드접속된 엔모오스 트랜지스터(10)의 소오스가 접속된다. 상기 엔모오스 트랜지스터들(6,8)의 드레인들은 내부전원전압 VCC단자에 공통으로 접속된다. 상기 인버터(16)의 출력단은 캐패시터(18)의 일단과 접속되고 상기 캐패시터(18)의 타단은 상기 엔모오스 트랜지스터들(6,8)의 소오스들 및 상기 피모오스 트랜지스터(20)의 소오스에 공통으로 접속된다. 상기 피모오스 트랜지스터(20)의 드레인은 상기 엔모오스 트랜지스터(22)의 드레인과 접속된다. 상기 엔모오스 트랜지스터(22)의 소오스는 접지전원 VSS단자와 접속되고 상기 피모오스 트랜지스터(20)와 엔모오스 트랜지스터(22)사이에는 출력라인(21)이 접속되어 이를 통하여 출력신호 ψ3가 출력된다. 엔모오스 트랜지스터(17)은 내부전원전압 VCC에 다이오드접속되고 엔모오스 트랜지스터(19)는 상기 엔모오스 트랜지스터(17)의 소오스에 다이오드접속된다. 상기 엔모오스 트랜지스터(19)의 소오스는 상기 출력라인(21)에 병렬로 접속된다.Referring to FIG. 1, the activation signal ψ 1 is connected to one end of the capacitor 2 and the other end of the capacitor 2 is connected to the gate of the NMOS transistor 6. The source of the diode-connected NMOS transistor 4 is connected to the node N3 between the other end of the capacitor 2 and the gate of the NMOS transistor 6. An input signal ψ 2 is connected to an input terminal of the inverter 14, and an output terminal of the inverter 14 is connected to an input terminal of the inverter 11 and one end of the inverter 16, a gate of the PMOS transistor 20, and an NMOS transistor 22. Is commonly connected to the gate. The output terminal of the inverter 11 is connected to the input terminal of the capacitor 12 and the other end of the capacitor 12 is connected to the gate of the NMOS transistor 8. The node of the NMOS transistor 10 diode-connected to the internal power supply voltage VCC terminal is connected to the node N2 between the other end of the capacitor 12 and the gate of the NMOS transistor 8. The drains of the NMOS transistors 6 and 8 are commonly connected to the internal power supply voltage VCC terminal. The output terminal of the inverter 16 is connected to one end of the capacitor 18 and the other end of the capacitor 18 is common to the sources of the enMOS transistors 6 and 8 and the source of the PMOS transistor 20. Is connected. The drain of the PMOS transistor 20 is connected to the drain of the NMOS transistor 22. The source of the NMOS transistor 22 is connected to the ground power supply VSS terminal, and an output line 21 is connected between the PMOS transistor 20 and the NMOS transistor 22 to output an output signal? 3. The NMOS transistor 17 is diode-connected to the internal power supply voltage VCC and the NMOS transistor 19 is diode-connected to the source of the NMOS transistor 17. The source of the NMOS transistor 19 is connected in parallel to the output line 21.

제2도는 상기 제1도의 동작타이밍도이다. 상기 제1도 및 제2도를 참조하여 제1도로 도시된 종래기술에 따른 전압 부스팅회로의 동작이 설명된다.2 is an operating timing diagram of FIG. The operation of the voltage boosting circuit according to the prior art shown in FIG. 1 will be described with reference to FIGS. 1 and 2.

우선, 회로내부에서 요구되는 전압레벨이 VCC+2VTN이라 가정하고 상기 VCC+2VTN이 생성되는 과정에 대해 설명하겠다. 초기상태(비활성화상태)에서 '로우'상태가 되므로 ψ1,ψ2신호는 노드 N2, N3의 전압레벨은 다이오드접속된 엔모오스 트랜지스터들(4,10)의 채널을 통하여 전달되는 내부전원전압 VCC에 의해 모두 VCC-VTN레벨로 프리차아지된다. 상기 노드들 N2 와 N3의 전압레벨이 각각 VCC-VTN레벨이므로 노드 N1의 전압레벨은 VCC-2VTN레벨이 된다. 이 상태에서 활성화신호 ψ1이 '하이'로 전달되면(활성화상태) 노드 N3는 캐패시터(2)의 커플링(coupling)작용에 의하여 VCC+VTN레벨로 부스팅된다. 따라서 노드 N01의 전압은 VCC레벨이 된다. 이어서 입력신호 ψ2가 '하이'로 입력되면 이에 따라 노드 N4의 전압은 '로우'가 되고 이러한 '로우' 상태의 노드 N4의 전압은 인버터(16)을 통하여 '하이'로 반전된다. 따라서 캐패시터(18)의 커플링작용에 의하여 상기 노드 N1의 전압은 2VCC 레벨로 부스팅된다. 상기 입력신호 ψ2가 '하이'일때 노드 N4의 전압은 '로우'가 되고 이에 따라 엔모오스 트랜지스터(22)는 턴오프되고 피모오스 트랜지스터(20)은 턴온된다. 따라서 노드 N1의 부스팅된 2VCC레벨의 전압은 출력신호 ψ3가 되어서 출력라인(21)을 경유하여 충분히 전달된다. 여기서 상기 노드 N1의 2VCC 전압레벨은 엔모오스 트랜지스터들(17, 19)와 상기 엔모오스 트랜지스터(17)의 드레인과 접속된 내부전원전압 VCC에 의해 VCC+2VTN레벨로 클램프(clamp)된다. 이와 같은 과정을 통하여 출력전압 ψ3는 원하는 VCC+2VTN레벨이 된다.First, assuming that the voltage level required in the circuit is VCC + 2V TN will be described the process of generating the VCC + 2V TN . In the initial state (disabled state), it becomes 'low' state, so the signal of ψ1, ψ2 is the voltage level of node N2, N3 by the internal power supply voltage VCC transmitted through the channel of diode-connected NMOS transistors 4,10. All are precharged to the VCC-V TN level. Since the voltage levels of the nodes N2 and N3 are respectively VCC-V TN level, the voltage level of the node N1 is VCC-2V TN level. In this state, when the activation signal ψ 1 is transmitted 'high' (activation state), the node N3 is boosted to the VCC + V TN level by the coupling action of the capacitor 2. Therefore, the voltage at the node N01 becomes the VCC level. Subsequently, when the input signal ψ 2 is input 'high', the voltage of the node N4 becomes 'low' and the voltage of the node N4 in the 'low' state is inverted to 'high' through the inverter 16. Accordingly, the voltage of the node N1 is boosted to the 2VCC level by the coupling action of the capacitor 18. When the input signal ψ2 is 'high', the voltage of the node N4 is 'low', whereby the NMOS transistor 22 is turned off and the PMOS transistor 20 is turned on. Therefore, the boosted 2VCC level voltage of the node N1 becomes the output signal ψ 3 and is sufficiently transmitted via the output line 21. Here, the 2VCC voltage level of the node N1 is clamped to the VCC + 2V TN level by the internal power supply voltage VCC connected to the NMOS transistors 17 and 19 and the drain of the NMOS transistor 17. Through this process, the output voltage ψ 3 becomes the desired VCC + 2V TN level.

그런데, 제1도로 도시한 종래기술에 따른 전압 부스팅회로를 구성하기 위해서는 제1도에 나타난 바와 같이 3개이상의 캐패시터가 필요하게 된다. 통상 캐패시터의 면적은 일반적인 모오스 트랜지스터가 차지하는 면적보다 훨씬 크다. 이에 따라 제1도에 도시된 회로를 구성하기 위해서는 상당히 큰 칩면적이 요구된다. 이는 고집적화를 요구하는 현재의 반도체 메모리에 부적합하다.However, in order to configure the voltage boosting circuit according to the related art shown in FIG. 1, three or more capacitors are required as shown in FIG. In general, the area of a capacitor is much larger than that of a general MOS transistor. Accordingly, a very large chip area is required to construct the circuit shown in FIG. This is unsuitable for current semiconductor memories requiring high integration.

따라서 본 발명은 칩면적을 줄여 칩의 집적화에 유리한 반도체 메모리의 전압 부스팅회로를 제공하는 데 있다.Accordingly, the present invention provides a voltage boosting circuit of a semiconductor memory, which is advantageous in chip integration by reducing chip area.

상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리의 전압 부스팅회로는, 제1상태의 입력신호에 응답하여 승압노드 N7를 소정전압레벨로 프리차아지하는 프리차아지수단과, 상기 입력신호가 제1상태에서 제2상태로 변환함에 따라 상기 승압노드 N7의 전압레벨을 소정의 전압레벨로 부스팅하는 승압수단과, 상기 입력신호에 응답하여 상기 승압노드에 충전되는 전압의 전달유무를 결정하는 드라이버수단과, 상기 승압노드와 프리차아지수단사이에 접속되고 제1상태에서 상기 승압노드의 전압을 프리차아지하는 동시에 출력라인으로 전달되는 승압노드의 전압을 차단하고 제2상태에서 부스팅된 승압노드의 승압된 전압이 상기 출력라인으로 전달되도록 상기 드라이버수단의 단속유무를 결정하는 제어수단을 구비함을 특징으로 한다.In order to achieve the object of the present invention, a voltage boosting circuit of a semiconductor memory according to the present invention includes precharge means for precharging a boosting node N7 to a predetermined voltage level in response to an input signal in a first state, and the input signal. Boosting means for boosting the voltage level of the boosting node N7 to a predetermined voltage level as the first state is converted from the first state to the second state, and determining whether the voltage charged in the boosting node is transmitted in response to the input signal. A booster connected between the driver means and the boosting node and the precharge means, precharging the voltage of the boosting node in the first state, cutting off the voltage of the boosting node delivered to the output line, and boosting the boosted state in the second state. And controlling means for determining whether the driver means is interrupted so that the boosted voltage of the node is transmitted to the output line. .

이하 첨부된 도면을 사용하여 본 발명에 따른 전압 부스팅회로의 바람직한 실시예를 설명하겠다.Hereinafter, a preferred embodiment of the voltage boosting circuit according to the present invention will be described with reference to the accompanying drawings.

제3도는 본 발명의 실시예에 따른 전압 부스팅회로를 보여주는 회로도이다.3 is a circuit diagram illustrating a voltage boosting circuit according to an embodiment of the present invention.

제3도를 참조하면, 전압 부스팅회로는 입력신호 ψ4와 승압노드 N7사이에 접속된 승압수단(100)과, 상기 승압노드 N7과 접지전압단자사이에 접속된 드라이버수단(44)과 출력라인(45)과 접지전압 사이에 접속된 방전수단(46)과 내부전원저압 VCC단자와 상기 드라이버수단의 제어전극사이에 접속되는 프리차아지수단(42)과, 상기 승압노드 N7과 프리차아지수단(42)사이에 접속된 제어수단(200)과, 출력라인에 병렬접속된 클램프수단(300)으로 구성된다. 입력신호 ψ4는 승압수단(100)을 구성하는 인버터(24)의 입력단과 접속되고 상기 인버터(24)의 출력단은 인버터(26)의 입력단과 접속된다. 상기 인버터(26)의 타단은 캐패시터(28)의 일단과 접속되고 상기 캐패시터(28)의 출력단은 승압노드 N7에 접속된다. 상기 입력신호 ψ4는 피모오스 트랜지스터(42)의 게이트와 접속된다. 상기 피모오스 트랜지스터(42)는 소오스가 내부전원전압 VCC단자와 접속되고 드레인이 드라이버수단을 구성하는 피모오스 트랜지스터(44)의 게이트와 접속된다. 상기 승압노드 N7은 상기 피모오스 트랜지스터(44)의 소오스와 접속된다. 상기 피모오스 트랜지스터(44)의 드레인은 방전수단을 구성하는 엔모오스 트랜지스터(46)의 드레인과 접속되고 상기 엔모오스 트랜지스터(46)의 소오스는 접지전압 VSS단자와 접속된다. 상기 피모오스 트랜지스터(44)와 엔모오스 트랜지스터(46)사이의 노드에는 출력라인(45)이 접속된다. 엔모오스 트랜지스터(48)은 내부전원전압 VCC에 다이오드접속되고 엔모오스 트랜지스터(50)는 상기 엔모오스 트랜지스터(48)의 소오스에 다이오드 접속된다. 상기 엔모오스 트랜지스터(50)의 소오스는 상기 출력라인(45)에 접속된다. 상기 프리차아지수단(42)의 드레인과 승압노드 N7사이에는 제어수단(200)이 접속된다. 상기 제어수단(200)에 있어서, 승압노드 N7은 피모오스 트랜지스터들(30, 32, 34)의 소오스들과 공통으로 접속된다. 상기 피모오스 트랜지스터들(30,32)의 드레인들은 엔모오스 트랜지스터(36)의 드레인과 접속되고 상기 피모오스 트랜지스터(34)의 드레인은 엔모오스 트랜지스터(38)의 드레인과 접속된다. 엔모오스 트랜지스터들(36,38)의 소오스들은 접지전압 VSS단자와 접속된다. 피모오스 트랜지스터들(32,34)의 게이트들은 상기 피모오스 트랜지스터들(32, 34)의 드레인들에 교차접속된다. 입력신호 ψ4는 상기 엔모오스 트랜지스터(38)의 게이트와 인버터(40)의 입력단에 공통으로 접속된다. 상기 인버터(40)의 출력단은 엔모오스 트랜지스터들(36, 46)과 피모오스 트랜지스터(30)의 게이트들에 공통으로 접속된다.Referring to FIG. 3, the voltage boosting circuit includes a boosting means 100 connected between an input signal ψ 4 and a boosting node N7, a driver means 44 connected between the boosting node N7 and a ground voltage terminal, and an output line ( Precharge means 42 connected between the discharge means 46 and the internal power supply low voltage VCC terminal connected to the ground voltage and the control electrode of the driver means, and the boost node N7 and the precharge means ( Control means (200) connected between the two; and clamp means (300) connected in parallel to the output line. The input signal ψ 4 is connected to the input terminal of the inverter 24 constituting the boosting means 100, and the output terminal of the inverter 24 is connected to the input terminal of the inverter 26. The other end of the inverter 26 is connected to one end of the capacitor 28 and the output end of the capacitor 28 is connected to the boosting node N7. The input signal ψ 4 is connected to the gate of the PMOS transistor 42. The PMOS transistor 42 has a source connected to the internal power supply voltage VCC terminal and a drain connected to the gate of the PMOS transistor 44 constituting the driver means. The boosting node N7 is connected to the source of the PMOS transistor 44. The drain of the PMOS transistor 44 is connected to the drain of the NMOS transistor 46 constituting the discharge means, and the source of the NMOS transistor 46 is connected to the ground voltage VSS terminal. An output line 45 is connected to a node between the PMOS transistor 44 and the NMOS transistor 46. The NMOS transistor 48 is diode-connected to the internal power supply voltage VCC and the NMOS transistor 50 is diode-connected to the source of the NMOS transistor 48. The source of the NMOS transistor 50 is connected to the output line 45. The control means 200 is connected between the drain of the precharge means 42 and the boosting node N7. In the control means 200, the boosting node N7 is connected in common with the sources of the PMOS transistors 30, 32, and 34. The drains of the PMOS transistors 30 and 32 are connected to the drain of the NMOS transistor 36 and the drain of the PMOS transistor 34 is connected to the drain of the NMOS transistor 38. The sources of the NMOS transistors 36 and 38 are connected to the ground voltage VSS terminal. Gates of the PMOS transistors 32 and 34 are cross-connected with drains of the PMOS transistors 32 and 34. The input signal ψ 4 is commonly connected to the gate of the NMOS transistor 38 and the input terminal of the inverter 40. The output terminal of the inverter 40 is commonly connected to the gates of the NMOS transistors 36 and 46 and the PMOS transistor 30.

제4도는 제3도의 동작타이밍도이다. 제3도 및 제4도를 참조하여 본 발명의 실시예에 따른 전압 부스팅회로의 동작이 상세히 설명된다.4 is an operation timing diagram of FIG. The operation of the voltage boosting circuit according to the embodiment of the present invention will be described in detail with reference to FIGS. 3 and 4.

본 발명의 실시예에서도 종래의 경우와 마찬가지로 원하는 부스팅 전압 레벨 VCC+2VTN이라고 가정한다. 제1상태 즉, 초기상태(비활성화상태)에서 입력신호 ψ4는 '로우'이므로 노드 N6, N8의 전압레벨은 각각 VCC, VSS이 된다. 상기 입력신호 ψ4의 '로우'신호를 입력하는 피모오스 트랜지스터(42)는 턴온되어 내부전원전압 VCC를 노드 N9로 전달한다. 또 상기 입력신호 ψ4의 '로우'신호를 입력하는 엔모오스 트랜지스터(38)은 턴오프되고 엔모오스 트랜지스터(36)은 턴온된다. 이에 따라 노드 N11은 VCC레벨이 되고 피모오스 트랜지스터들(30,32)는 턴오프되며 피모오스 트랜지스터(34)는 턴온된다.In the embodiment of the present invention, as in the conventional case, it is assumed that the desired boosting voltage level is VCC + 2V TN . In the first state, that is, the initial state (deactivation state), since the input signal? 4 is 'low', the voltage levels of the nodes N6 and N8 become VCC and VSS, respectively. The PMOS transistor 42 which inputs the 'low' signal of the input signal ψ 4 is turned on to transmit the internal power supply voltage VCC to the node N9. In addition, the NMOS transistor 38 that inputs the 'low' signal of the input signal ψ 4 is turned off and the NMOS transistor 36 is turned on. Accordingly, the node N11 becomes the VCC level, the PMOS transistors 30 and 32 are turned off, and the PMOS transistor 34 is turned on.

상기 턴온된 피모오스 트랜지스터(34)의 채널을 경유하여 노드 N9의 VCC전압은 노드 N7으로 전달되어 노드 N7이 VCC레벨로 프리차아지된다. 제2상태 즉, 활성화상태에서 입력신호 ψ4가 '하이'로 변환되면 각 노드들의 전압레벨은 변화하는 데 그 전압레벨의 변화는 다음과 같다. 즉, 노드 N9와 노드 N11은 VSS레벨이 되어 상기 피모오스 트랜지스터들(30,32)는 턴온된다. 이에 따라 노드 N7의 전압이 노드 N10으로 전달되는 데 상기 입력신호 ψ4가 '하이'로 변환함에 따라 노드 N7의 전압이 2VCC레벨로 변화하였으므로 상기 노드 N10의 전압레벨도 2VCC레벨이 된다. 따라서 상기 피모오스 트랜지스터(34)는 턴오프된다. 노드 N9의 전압이 VSS레벨로 변하게 되어 엔모오스 트랜지스터(44)는 턴온되고 이에 따라 상기 노드 N7의 2VCC전압은 상기 드라이버수단(44)의 채널을 통하여 출력라인(45)으로 출력된다. 상기 출력전압은 클램크회로(300)의 작동에 따라 VCC+2VTN레벨로 고정되어 원하는 전압을 얻을 수 있게 된다. 이와 같은 과정을 통하여 전압을 부스팅하는 과정이 완료된다.The VCC voltage of the node N9 is transferred to the node N7 via the channel of the turned on PMOS transistor 34, and the node N7 is precharged to the VCC level. When the input signal ψ 4 is converted to 'high' in the second state, that is, in the activated state, the voltage level of each node changes, and the change of the voltage level is as follows. That is, the node N9 and the node N11 are at the VSS level, so that the PMOS transistors 30 and 32 are turned on. Accordingly, the voltage of the node N7 is transferred to the node N10 and the voltage of the node N7 changes to the 2VCC level as the input signal ψ4 changes to 'high', so that the voltage level of the node N10 also becomes the 2VCC level. Thus, the PMOS transistor 34 is turned off. The voltage of the node N9 changes to the VSS level so that the NMOS transistor 44 is turned on, and thus the 2VCC voltage of the node N7 is output to the output line 45 through the channel of the driver means 44. The output voltage is fixed at the level of VCC + 2V TN according to the operation of the clamp circuit 300 to obtain a desired voltage. Through this process, the process of boosting the voltage is completed.

상기 본 발명의 실시예에 따른 전압 부스팅회로가 구현되므로써 전술한 바와 같이 노드 승압노드 N7의 전압레벨을 별도의 프리차아지회로없이 특히, 캐패시터없이 프리차아지시킬 수 있게 된다. 따라서 본 발명에 따른 전압 부스팅회로가 구현되어 반도체 메모리의 집적화에 상당히 유리한 회로로써 동작하게 된다. 본 발명의 실시예에 따른 제3도의 회로에 있어서, 각 노드별 전압레벨을 계산하는 과정에서 캐패시터들의 커플링작동에 따른 입출력단의 전압변화는 이상적인 경우를 나타내었다.By implementing the voltage boosting circuit according to the embodiment of the present invention, as described above, the voltage level of the node boosting node N7 can be precharged without a separate precharge circuit, in particular without a capacitor. Therefore, the voltage boosting circuit according to the present invention is implemented to operate as a circuit which is quite advantageous for the integration of the semiconductor memory. In the circuit of FIG. 3 according to the embodiment of the present invention, the voltage change of the input / output terminal according to the coupling operation of the capacitors in the process of calculating the voltage level for each node represents an ideal case.

Claims (5)

반도체 메모리의 전압 부스팀회로에 있어서, 제1상태의 입력신호에 응답하여 승압노드 N7를 소정전압레벨로 프리차아지하는 프리차아지수단과, 상기 입력신호가 제1상태에서 제2상태로 변환함에 따라 상기 승압노드 N7의 전압레벨을 소정의 전압레벨로 부스팅하는 승압수단과, 상기 입력신호에 응답하여 상기 승압노드 N7에 충전된 전압의 전달유무를 결정하는 드라이버수단과, 상기 승압노드와 프리차아지수단사이에 접속되고 제1상태에서 상기 승압노드의 전압을 프리차아지하는 동시에 출력라인으로 전달되는 승압노드 N7의 전압을 차단하고 제2상태에서 부스팅된 승압노드의 승압된 전압이 상기 출력라인으로 전달되도록 상기 드라이버수단의 단속유무를 결정하는 제어수단을 구비함을 특징으로 하는 반도체 메모리의 전압 부스팅회로.A voltage bus circuit of a semiconductor memory, comprising: precharge means for precharging a boost node N7 to a predetermined voltage level in response to an input signal in a first state, and converting the input signal from a first state to a second state; Boosting means for boosting the voltage level of the boosting node N7 to a predetermined voltage level, driver means for determining whether or not the voltage charged in the boosting node N7 is transmitted in response to the input signal, and the boosting node and the pre-cha The voltage boosted by the boosted node N7, which is connected between the azier means and precharges the voltage of the boosted node in the first state, simultaneously cuts off the voltage of the boosted node N7 delivered to the output line. And a control means for determining whether the driver means is interrupted to be transmitted to the voltage boosting circuit of the semiconductor memory. 제1항에 있어서, 상기 프리차아지수단이 내부전원전압과 상기 드라이버수단의 제어전극사이에 채널이 접속되고 입력신호에 응답하여 단속유무가 결정되는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리의 전압 부스팅회로2. The voltage boosting of the semiconductor memory according to claim 1, wherein the precharge means is a PMOS transistor in which a channel is connected between an internal power supply voltage and a control electrode of the driver means, and whether or not an interruption is determined in response to an input signal. Circuit 제1항에 있어서, 상기 제어수단이 승압노드 N7과 상기 프리차아지수단사이에 접속되어 상기 프리차아지수단에서 출력되는 프리차아지전압의 전달유무를 결정하는 프리차아지 제어회로와, 상기 프리차아지수단과 접지전압 VSS단자사이에 접속되어 드라이버수단의 도통유무를 결정짓는 드라이버 제어회로로 구성됨을 특징으로 하는 반도체 메모리의 전압 부스팅회로.2. The precharge control circuit according to claim 1, wherein the control means is connected between a boosting node N7 and the precharge means to determine whether or not the precharge voltage output from the precharge means is transmitted. And a driver control circuit connected between the charge means and the ground voltage VSS terminal to determine the conduction of the driver means. 제3항에 있어서, 상기 프리차아지 제어회로가 승압노드 N7에 소오스가 접속되고 상기 프리차아지수단의 출력라인에 드레인이 접속된 제1피모오스 트랜지스터와, 상기 승압노드 N7에 소오스가 접속되고 드레인이 상기 제1피모오스 트랜지스터의 게이트에 접속되며 게이트가 상기 제1피모오스 트랜지스터의 드레인에 접속된 제2피모오스 트랜지스터와, 상기 승압노드 N7에 소오스가 접속되고 드레인이 상기 제2피모오스 트랜지스터의 드레인과 접속되며 게이트가 상기 제어수단의 출력라인이 되는 제3피모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리의 전압 부스팅회로.4. The precharge control circuit according to claim 3, wherein the precharge control circuit has a source connected to a boost node N7 and a drain connected to an output line of the precharge means, and a source connected to the boost node N7. A second PMOS transistor having a drain connected to the gate of the first PMOS transistor, a gate connected to the drain of the first PMOS transistor, a source connected to the boosting node N7, and a drain connected to the second PMOS transistor; And a third PMOS transistor connected to the drain of the gate and the gate of which is an output line of the control means. 제3항 내지 제4항에 있어서, 상기 드라이버 제어회로가 입력신ψ4에 게이트가 접속되고 드레인이 상기 프리차아지수단의 출력라인에 접속되며 소오스가 접지전압 VSS단자에 접속된 제1엔모오스 트랜지스터와, 입력신호 ψ4에 입력단이 접속된 인버터와, 상기 인버터의 출려단에 게이트가 접속되고 상기 제2 및 제3피모오스 트랜지스터들의 드레인들에 드레인이 접속되고 접지전압 VSS단자에 소오스가 접속된 제2엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리의 전압 부스팅회로.The first NMOS transistor according to claim 3, wherein the driver control circuit has a gate connected to an input signal? 4, a drain connected to an output line of the precharge means, and a source connected to a ground voltage VSS terminal. And an inverter having an input terminal connected to an input signal ψ4, a gate connected to an output terminal of the inverter, a drain connected to drains of the second and third PMOS transistors, and a source connected to a ground voltage VSS terminal. A voltage boosting circuit of a semiconductor memory, characterized in that it is composed of two NMOS transistors.
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