KR0135164B1 - Semiconductor memory device and fabrication method thereror - Google Patents

Semiconductor memory device and fabrication method thereror

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KR0135164B1 KR1019930025163A KR930025163A KR0135164B1 KR 0135164 B1 KR0135164 B1 KR 0135164B1 KR 1019930025163 A KR1019930025163 A KR 1019930025163A KR 930025163 A KR930025163 A KR 930025163A KR 0135164 B1 KR0135164 B1 KR 0135164B1
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전영권
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문정환
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Abstract

본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 적층구조의 커패시터에 있어서 커패시터 용량을 증대시키고 제조공정의 신뢰도를 향상시키기 위해 반도체기판(100)과; 상기 반도체기판(100)상에 형성된 게이트전극(21)과 소오스 및 드레인영역(22)으로 이루어진 트랜지스터; 상기 트랜지스터 전면에 형성되며 트랜지스터의 소오스 및 드레인영역(22) 부위를 노출시키면서 그 상부에 곡면부를 가진 콘택홀을 갖춘 절연막; 및 상기 절연막에 형성된 콘택홀의 내측면 및 콘택홀 상부의 곡면부를 따라 형성되며 상기 절연막(23)의 상부 소정부분까지 연장되어 형성된 제1전층(26)과, 상기 절연막(23) 상부 부위에 형성된 제1도전층(26)상에 형성된 내측으로 곡면부를 가지면서 구부러진 형태의 제2도전층(34)으로 구성된 커패시터 스토리지노드를 포함하는 반도체 메모리장치를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a manufacturing method thereof, comprising: a semiconductor substrate (100) for increasing capacitor capacity and improving reliability of a manufacturing process in a multilayer capacitor; A transistor including a gate electrode 21 formed on the semiconductor substrate 100, and a source and drain region 22; An insulating film formed on the entire surface of the transistor and having a contact hole having a curved portion thereon while exposing source and drain regions 22 of the transistor; And a first electrical layer 26 formed along the inner surface of the contact hole formed in the insulating layer and the curved portion of the upper portion of the contact hole and extending to an upper predetermined portion of the insulating layer 23, and the first insulating layer 26 formed on the upper portion of the insulating layer 23. Provided is a semiconductor memory device including a capacitor storage node including a second conductive layer 34 of a curved shape having an inner curved portion formed on a first conductive layer 26.

Description

반도체 메모리자장치 및 그 제조방법Semiconductor memory device and manufacturing method thereof

제 1도는 종래 기술에 의한 반도체 메모리장치의 커패시터 형성방법을 도시한 공정순서도.1 is a process flowchart showing a capacitor forming method of a semiconductor memory device according to the prior art.

제 2도는 본 발명의 제1실시예에 의한 메모리 장치의 커패시터 형성방법을 도시한 공정순서도.2 is a process flowchart showing a capacitor forming method of the memory device according to the first embodiment of the present invention.

제 3도는 본 발명의 제1실시예에 의한 메모리장치의 커패시터 형성방법에 의해 형성된 커패시터 단면구조도.3 is a cross-sectional view of a capacitor formed by the capacitor forming method of the memory device according to the first embodiment of the present invention.

제 4도는 본 발명의 제2실시예에 의한 메모리장치의 커패시터 형성방법을 도시한 도면.4 is a view showing a capacitor forming method of a memory device according to a second embodiment of the present invention.

제 5도는 본 발명의 제3실시예에 의한 메모리장치의 커패시터 형성방법을 도시한 공정순서도.5 is a process flowchart showing a capacitor forming method of the memory device according to the third embodiment of the present invention.

＊도면의 주요부분에 대한 부호의 설명＊ Explanation of symbols for main parts of drawing

100 : 반도체기판21 : 게이트전극100 semiconductor substrate 21 gate electrode

22 : 소오스 및 드레인영역23 : 제1절연막22 source and drain regions 23 first insulating film

24 : 제2절연막25 : 제2절연막 측벽24: second insulating film 25: second insulating film sidewalls

26 : 제1도전층27 : 식각저지막26: first conductive layer 27: etch stop layer

28 : 임시막29,32 : 포토레지스트패턴,28 temporary film 29, 32 photoresist pattern,

30 : 제3절연막 측벽31 : 제4절연막30: third insulating film sidewall 31: fourth insulating film

33 : 내부공간34 : 제2도전층33: internal space 34: second conductive layer

35 : 커패시터 스토리지노드36 : 커패시터 유전체막35: capacitor storage node 36: capacitor dielectric film

37 : 커패시터 플레이트전극38 : 콘택홀37: capacitor plate electrode 38: contact hole

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 스택구조의(Stacked) 커패시터를 갖춘 반도체 메모리장치 및 이의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device having a stacked capacitor and a method of manufacturing the same.

반도체장치의 발전에 따라 하나의 반도체칩상에 높은 집적도로서 많은 소작들을 집적시키는 작업이 활발하게 진행되어 오고 있다.BACKGROUND With the development of semiconductor devices, the work of integrating many tenants with a high degree of integration on one semiconductor chip has been actively performed.

특히, DRAM(Dynamic Random Access memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해 여러 가지 다양한 셀구조가 제안되어 왔다.In particular, in memory cells of DRAM (Dynamic Random Access Memory), various various cell structures have been proposed to minimize the device size.

고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.In view of minimizing the area occupied on the chip for high integration, the memory cell is preferably composed of one transistor and one capacitor.

이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(storagenode)에 저장된다.As described above, in a memory cell composed of one transistor and one capacitor, signal charges are stored in a storage node of a capacitor connected to a transistor (switching transistor).

따라서 반도체 메모리장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소되게 된다.Therefore, when the memory cell size is reduced due to the high integration of the semiconductor memory device, the capacitor size is also reduced, thereby reducing the number of signal charges that can be stored in the storage node.

그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값이상의 표면적을 가져야 한다.Therefore, in order to deliver the desired signal without malfunctioning, the capacitor storage node of the memory cell must have a surface area above a certain value to secure the capacitor capacity required for signal transmission.

따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체기판상의 제한된 영역 내에서 상대적으로 큰 표면적을 가져야만 한다.Therefore, in order to reduce the memory cell size, the storage node of the capacitor must have a relatively large surface area within a limited area on the semiconductor substrate.

이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 제안된 여러 가지 메모리셀 구조 중에서 스택 커패시터는 고집적화에 유리하면서도 소프트에러(softerror)의 영향을 적게 받는다는 장점을 가지는 커패시터구조이다.As described above, among the various memory cell structures proposed to increase the surface area of the capacitor storage node, the stack capacitor is advantageous in that it is advantageous for high integration and has the advantage of being less affected by soft errors.

또한, 스택구조의 커패시터를 갖춘 메모리셀은 대량생산에 적합하고 공정이 비교적 용이하다는 장점도 가지고 있다.In addition, a memory cell having a stacked capacitor has the advantage of being suitable for mass production and relatively easy to process.

커패시터용량을 증대시키기 위한 스택 커패시터구조의 하나로서 H.Ogawa 등에 의해 발표된(미국특허 5,164,337)기술을 제1도 참조하여 설명하면 다음과 같다.Referring to FIG. 1, the technique disclosed by H.Ogawa et al. (US Pat. No. 5,164,337) as one of the stack capacitor structures for increasing the capacitor capacity is as follows.

먼저, 제1도 (a)에 도시한 바와 같이 P형 실리콘시판상에 소오스 및 드레인 역할을 하는 N형 불순물영역(19)과 게이트 전극(2)으로 이루어진 스위칭 트랜지스터(50)을 형성한다.First, as shown in FIG. 1A, a switching transistor 50 including an N-type impurity region 19 and a gate electrode 2 serving as a source and a drain is formed on a P-type silicon commercially available.

이어서 상기 형성된 스위칭 트랜지스터(50) 전면에 제1산화막(3), 질화막(4), 제2산화막(5)이 차례로 적층된 다층의 절연막을 형성한다.Subsequently, a multi-layered insulating film in which the first oxide film 3, the nitride film 4, and the second oxide film 5 are sequentially stacked is formed over the formed switching transistor 50.

다음에 제1도 (b)에 도시된 바와 같이 상기 스위칭 트랜지스터와 후속공정에서 형성된 커패시터 스토리지노드를 연결하기 위한 콘택홀(18)을 사진식각공정에 의해 형성한 후, 상기 콘택홀(18)을 포함한 상기 제2산화막(5) 전면에 제1도전층(6)을 형성한다.Next, as shown in FIG. 1B, a contact hole 18 for connecting the switching transistor and the capacitor storage node formed in a subsequent process is formed by a photolithography process, and then the contact hole 18 is formed. The first conductive layer 6 is formed on the entire surface of the second oxide film 5 including the first conductive layer 6.

이어서 제1도 (c)에 도시한 바와 같이 상기 제1도전층(6)상에 습식식각 특성이 다른 두층 이상의 절연막(제1NSG막(Nondoped Silicate Glass layer)(7), PSG막(Phospho-Silicate Glass layer)(8), 제2NSG(9))을 교대로 적층하여 다층막(80)을 형성한다.Subsequently, as shown in FIG. 1C, two or more insulating films (first NSG film (Nondoped Silicate Glass layer) 7 and PSG film (Phospho-Silicate) having different wet etching characteristics are formed on the first conductive layer 6. The glass layer 8 and the second NSG 9 are alternately stacked to form a multilayer film 80.

이어서 상기 다층구조의 막(80)을 1차로 이방성식각(Anisotropic Etching)에 의해 식각하여 소정의 패턴을 형성한다.Subsequently, the multilayer film 80 is first etched by anisotropic etching to form a predetermined pattern.

다음에 제1도 (d)에 도시된 바와 같이 2차로 등방성식각(Isotrropic Etchig)으로서 NH4:HF=20:1의 용액을 이용하여 상기 패터닝된 다층구조막(80)을 2분간 습식식각하게 되면 다층구조막의 식각정도의 차이에 따라 굴곡부가 형성되게 된다.Next, as shown in FIG. 1 (d), the patterned multilayer film 80 was wet-etched for 2 minutes using a solution of NH 4 : HF = 20: 1 as a second isotropic etching. The bent portion is formed according to the difference in the degree of etching of the multilayer structure film.

이어서 제1도 (e)에 도시한 바와 같이 상기 결과물 전면에 제2도전층(10)을 형성한 후, 제1도 (f)에 도시한 바와 같이 이방성식각에 의해 에치백하여 상기 다층구조막(7,8,9)의 측벽에만 제2도전층(10)이 남도록 한 다음 계속해서 노출되는 제1도전층(6)을 식각해낸다.Subsequently, as shown in FIG. 1 (e), the second conductive layer 10 is formed on the entire surface of the resultant, and then etched back by anisotropic etching as shown in FIG. 1 (f). The second conductive layer 10 remains only on the sidewalls of (7, 8, 9), and then the first conductive layer 6 which is continuously exposed is etched away.

다음에 제1도 (g)에 도시된 바와 같이 상기 다층구조막(7,8,9) 및 제1도전층(6) 하부의 상기 제2산화막(5)을 습식식각에 의해 제거함으로써 제1도전층(6)과 제2도전층(10)으로 이루어진 커패시터 스토리지노드(11)를 완성한다.Next, as shown in FIG. 1 (g), the multilayer oxide films 7, 8 and 9 and the second oxide film 5 under the first conductive layer 6 are removed by wet etching. The capacitor storage node 11 including the conductive layer 6 and the second conductive layer 10 is completed.

이후, 일반적인 커패시터 형성공정을 이용하여 상기 스토리지노드 전표면에 유전체막과 플레이트전극(도시하지 않은)을 형성함으로서 박스 형태의 반도체 메모리셀의 커패시터를 완성하게 된다.Subsequently, a dielectric film and a plate electrode (not shown) are formed on the entire surface of the storage node using a general capacitor forming process, thereby completing a capacitor of a box-type semiconductor memory cell.

상술한 종래 기술에 있어서는 다층의 절연막의 식각속도 차이를 이용하여 습식식각에 의해 다층의 절연막에 굴곡부를 형성하는데, 습식식각시 식각량을 정확하게 조절하기 어려운 문제가 있으며, 스토리지노드가 다층구조로 될 수록 스위칭 트랜지스터와 커패시터 스토리지노드를 연결하기 위한 콘택홀(18)에 형성되는 제1도전층으로 이루어진 기둥의 기계적 강도가 취약해져 신뢰성이 저하되는 문제가 발생한다.In the above-described conventional technology, the bent portion is formed in the multilayer insulating film by wet etching using the etching rate difference of the multilayer insulating film. However, it is difficult to precisely control the etching amount during the wet etching, and the storage node may have a multilayer structure. As the mechanical strength of the pillar made of the first conductive layer formed in the contact hole 18 for connecting the switching transistor and the capacitor storage node becomes weak, reliability may be degraded.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 반도체 메모리장치의 다층구조 커패시터의 커패시터용량을 증대시킴과 동시에 공정의 신뢰성을 향상시키는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to increase the capacitor capacity of a multilayer capacitor of a semiconductor memory device and to improve the reliability of the process.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 반도체기판(100)과; 상기 반도체기판(100)상에 형성된 게이트전극(21)과 소오스 및 드레인영역(22)으로 이루어진 트랜지스터; 상기 트랜지스터 전면에 형성되며 트랜지스터의 소오스 및 드레인영역(22) 부위를 노출시키면서 그 상부에 곡면부를 가진 콘택홀 상부의 곡면부를 따라 형성되면 상기 절연막(23) 상부소정부분까지 연장되어 형성된 제1도전층(26)과, 상기 절연막(23) 상부 부위에 형성된 제1도전층(26)상에 형성된 내측으로 곡면부를 가지면서 구부러진 형태의 제2도전층(34)으로 구성된 커패시터 스토리지노드를 포함하여 이루어지는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is a semiconductor substrate (100); A transistor including a gate electrode 21 formed on the semiconductor substrate 100, and a source and drain region 22; The first conductive layer is formed on the entire surface of the transistor and extends to the upper predetermined portion of the insulating layer 23 when the source and drain regions 22 of the transistor are formed along the curved portion of the upper contact hole with the curved portion thereon. And a capacitor storage node composed of a second conductive layer 34 having a curved surface portion formed on the first conductive layer 26 formed on the upper portion of the insulating film 23 and bent. It features.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체기판(100)상에 트랜지스터를 형성하는 단계와; 상기 트랜지스터가 형성된 반도체기판 전면에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상부에 곡면부를 가지는 콘택홀을 형성하는 단계; 결과물 전면에 제1도전층(26), 식각저지막(27) 및 임시막(28)을 차례로 형성하는 단계; 상기 임시막(28)과 식각저지막(27)을 선택적으로 식각하여 제1도전층을 노출시키는 단계; 결과물 전면에 절연막을 형성한 후 이를 에치백하여 상기 임시막(28) 측면에 임시막측벽(30)을 형성하는 단계; 상기 임시막(28) 및 임시 막측벽(30)을 마스크로 이용하여 상기 제1도전층(26)을 패터닝하는 단계; 결과물상에 절연막(31))을 형성하는 단계; 상기 절연막(31)을 선택적으로 식각하는 단계; 상기 임시막(28) 및 임시막측벽(30)을 제거하는 단계; 결과물 전면에 제2도전층(34)을 형성하는 단계; 상기 제2도전층(34)을 에치백하는 단계; 및 상기 절연막(32)을 제거하여 제1도전층(26)과 제2도전층(34)으로 이루어진 커패시터 스토리지노드(35)를 형성하는 단계를 포함하는 것을 특징으로 한다.A semiconductor memory device manufacturing method of the present invention for achieving the above object comprises the steps of forming a transistor on a semiconductor substrate (100); Forming an insulating film on an entire surface of the semiconductor substrate on which the transistor is formed; Selectively etching the insulating layer to form a contact hole having a curved portion thereon; Sequentially forming a first conductive layer 26, an etch stop layer 27, and a temporary layer 28 on the entire surface of the resultant; Selectively etching the temporary layer 28 and the etch stop layer 27 to expose a first conductive layer; Forming an insulating film on the entire surface of the resultant and then etching back to form a temporary film side wall (30) on the side of the temporary film (28); Patterning the first conductive layer (26) using the temporary film (28) and the temporary film side wall (30) as a mask; Forming an insulating film 31 on the resultant; Selectively etching the insulating film (31); Removing the temporary film 28 and the temporary film side wall 30; Forming a second conductive layer 34 on the entire surface of the resultant; Etching back the second conductive layer 34; And removing the insulating layer 32 to form a capacitor storage node 35 including the first conductive layer 26 and the second conductive layer 34.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제3도에 본 발명의 일실시예에 의한 반도체 메모리장치 커패시터의 단면구조를 도시하였다.3 illustrates a cross-sectional structure of a semiconductor memory device capacitor according to an embodiment of the present invention.

본 발명에 의한 반도체 메모리장치 커패시터는 제3도에 도시된 바와 같이 활성영역(Active region)과 소자분리영역(Field region)으로 구분된 반도체기판(100)의 활성영역에 형성된 게이트전극(21)과 소오스 및 드레인영역(22)으로 이루어진 스위칭 트랜지스터가 형성되고, 이 스위칭 트랜지스터의 전면에는 제1절연막(23)으로서 산화막이 형성되어 있다.The semiconductor memory device capacitor according to the present invention includes a gate electrode 21 formed in the active region of the semiconductor substrate 100 divided into an active region and a field region, as shown in FIG. A switching transistor made up of the source and drain regions 22 is formed, and an oxide film is formed on the entire surface of the switching transistor as the first insulating film 23.

상기 산화막(23)에는 상기 스위칭 트랜지스터와 후속공정에서 형성될 커채시터를 연결시키기 위한 콘택홀이 소오스 및 드레인영역(22) 부분에 형성되어 있다.In the oxide layer 23, a contact hole for connecting the switching transistor and the capacitor to be formed in a subsequent process is formed in the source and drain regions 22.

상기 콘택홀을 통해 스위칭 트랜지스터의 소오스(또는 드레인)영역(22)과 연결되는 커패시터 스토리지노드가 형성된 바, 상기 커패시터 스토리지노드는 제1도전층(26)과 제2도전층(34)으로 된 적층구조를 가진다.A capacitor storage node connected to the source (or drain) region 22 of the switching transistor is formed through the contact hole, and the capacitor storage node is formed of a first conductive layer 26 and a second conductive layer 34. Has a structure.

상기 적층구조 스토리지노드의 제1도전층(26)은 상기 콘택홀의 내측면을 따라 형성되며 콘택홀의 상부 부위에서 곡면을 이루며 콘택홀이 형성된 상기 제1절연막(23)의 상부에까지 연장되어 형성되어 있다.The first conductive layer 26 of the stacked storage node is formed along an inner side surface of the contact hole and extends to an upper portion of the first insulating layer 23 having a curved surface at an upper portion of the contact hole and having a contact hole. .

또한, 상기 적층구조 스토리지노드의 제2도전층(34)은 내측으로 곡면부를 가지면서 상기 제1절연막(23)상부 부위에 형성된 제1도전층(26)상에 형성되어 제1도전층과 연결된 구조로 되어 있다.In addition, the second conductive layer 34 of the stacked storage node is formed on the first conductive layer 26 formed on an upper portion of the first insulating layer 23 while having a curved portion therein and connected to the first conductive layer. It is structured.

상기와 같이 연결된 적층구조의 스토리지노드 전표면에는 커패시터 유전체막(36)이 형성되고, 이 유전체막(36) 전표면에는 커패시터 플레이트전극(37)이 형성되어 있다.The capacitor dielectric layer 36 is formed on the entire surface of the storage node connected as described above, and the capacitor plate electrode 37 is formed on the entire surface of the dielectric layer 36.

이와 같이 본 발명의 반도체 메모리장치의 커패시터는 상층 및 하층 도전막의 적층구조를 가지는 스토리지노드로 구성되며 스위칭 트랜지스터와 커패시터를 연결하기 위한 콘택홀 상부의 곡면부를 이용함으로서 이 곡면부를 따라 형성되는 하층도전막의 피복성이 향상되게 되며, 스토리지노드 표면적이 증가되어 대용량의 커패시터를 실현할 수 있게된다.As described above, the capacitor of the semiconductor memory device of the present invention includes a storage node having a stacked structure of an upper layer and a lower layer conductive layer. The capacitor of the lower conductive layer formed along the curved portion by using the curved portion of the upper contact hole for connecting the switching transistor and the capacitor. The coverage is improved, and the storage node surface area is increased to realize a large capacity capacitor.

다음에 제2도를 참조하여 본 발명의 제1실시예에 의한 반도체 메모리장치의 커패시터 제조방법을 설명한다.Next, a method of manufacturing a capacitor of a semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIG.

먼저, 제2도 (a)에 도시한 바와 같이 활성영역(Active region)과 소자분리영역(Field region)으로 구분된 반도체기판(100)의 활성영역에 게이트전극(21)과소오스 및 드레인영역(22)으로 이루어진 스위칭 트랜지스터를 형성한다.First, as shown in FIG. 2A, the gate electrode 21 and the source and drain regions are formed in an active region of the semiconductor substrate 100 divided into an active region and a field region. 22) to form a switching transistor.

이어서 상기 결과물 전면에 제1절연막(23)으로서, 예컨대 산화막을 형성하고 이위에 상기 제1절연막인 산화막(23)과의 식각선택비가 큰 제2절연막증착법(LPDVD;Low Pressure Chemical Vapor Deposition)에 의해 1000Å-2000Å 두께로 형성한 후, 사진식각공정을 통해 소정패턴으로 패터닝한다.Subsequently, an oxide film is formed on the entire surface of the resultant, for example, by a second insulating film deposition method (LPDVD; Low Pressure Chemical Vapor Deposition) having a large etching selectivity with the oxide film 23 serving as the first insulating film. After forming a thickness of 1000Å-2000Å, it is patterned into a predetermined pattern through a photolithography process.

이어서 제2도 (b)에 도시한 바와 같이 질화막패턴(24)이 형성된 산화막(23)상부에 제3절연막으로서, 예컨대 실리콘막 또는 질화막을 1000Å-2000Å 두께로 형성한 후, Cl2또는 CF4등과 같이 Cl 또는 F를 포함하는 가스를 이용하여 이방성 건식식각으로 에치백하여 상기 질화막패턴(24)의 측 면에 측벽(25)을 형성한다.Then the after forming a second view (b) a nitride film pattern 24 as a third insulating film on the top oxide film 23 formed, for example, a silicon film or a nitride film 1000Å-2000Å thick, as shown in, C l2 or CF 4 The sidewall 25 is formed on the side surface of the nitride film pattern 24 by etching back using an anisotropic dry etching using a gas containing Cl or F.

다음에 제2도 (c)에 도시한 바와 같이 상기 형성된 질화막패턴(24)과 측벽(25)을 마스크로 이용하여 그 하부의 산화막(23)을 CHF3등의 가스를 이용하여 선택적으로 건식식각하여 상기 형성된 스위칭 트랜지스터의 소오스(또는 드레인)영역(22)이 노출되도록 콘택홀을 형성한다.Next, as shown in FIG. 2 (c), the formed nitride film pattern 24 and the sidewall 25 are used as a mask, and the lower oxide film 23 is selectively dry-etched using a gas such as CHF 3 . The contact hole is formed to expose the source (or drain) region 22 of the formed switching transistor.

이어서 상기 결과물 전면에 제1도전층(26), 식각저지막(27), 임시막(28)을 차례로 형성한다.Subsequently, a first conductive layer 26, an etch stop layer 27, and a temporary layer 28 are sequentially formed on the entire surface of the resultant.

이때, 제1도전층(28)은 비정질실리콘막 또는 폴리실리콘막 등의 실리콘막을 SiH4, PH3등의 혼합가스를 이용하여 저압기상 화학증착법에 의해 540℃-620℃에서 500Å-1500Å두께로 형성하며, 식각저지막(27)으로서 건식식각에 대해 상기 제1도전층(26)인 실리콘막과의 식각선택성이 있는 물질로서 폴리이미드(Polymide)나 PIQ등과 같은 유기성 절연막이나 질화막을 500Å-2000Å 두께로 형성한다.At this time, the first conductive layer 28 is a silicon film, such as an amorphous silicon film or a polysilicon film, by using a mixed gas, such as SiH 4 , PH 3 , by a low pressure gaseous chemical vapor deposition method at 540 ° C.-620 ° C. to 500Å-1500Å thickness. And an organic insulating film or a nitride film such as polyimide, PIQ, or the like as a etch selectivity film 27 with respect to dry etching with the silicon film as the first conductive layer 26. Form to thickness.

그리고 임시막(28)은 습식식각에 대해 상기 식각저지막(27)과의 식각선택성을 가지는 물질로서, 예컨대 산화막을 SiH4가스와 O2가스 등을 이용하여 LPCVD또는 PECVD법으로 1000Å-2000Å 두께로 형성한다.The temporary film 28 is a material having an etching selectivity with respect to the etching stop film 27 for wet etching. For example, the oxide film is 1000Å-2000Å thick by LPCVD or PECVD using SiH 4 gas and O 2 gas. To form.

이때, 상기 콘택홀 상부에 형성된 질화막패턴(24)의 측벽(25)을 따라 제1도전층(26)이 증착되므로 도전층의 콘택홀에서의 피복성이 개선된다.In this case, since the first conductive layer 26 is deposited along the sidewall 25 of the nitride film pattern 24 formed on the contact hole, the coverage of the conductive layer in the contact hole is improved.

이어서 제2도 (d)에 도시한 바와 같이 일반적인 사진식각공정에 의해 형성한 포토레지스트패턴(29)을 마스크로 이용하여 상기 임시막(28)과 식각저지막(27)을 CHF3또는 CF4또는 O2를 이용한 플리즈마식각방법, O2스퍼터식각 등의 방법에 의해 선택적으로 식각하여 제1도전층(26)의 표면을 노출시킨다.Subsequently, as shown in FIG. 2 (d), the temporary layer 28 and the etch stop layer 27 are formed as CHF 3 or CF 4 using the photoresist pattern 29 formed by a general photolithography process as a mask. Alternatively, the surface of the first conductive layer 26 is exposed by selectively etching by a plasma etching method using O 2 , an O 2 sputter etching method, or the like.

다음에 제2도 (e)에 도시한 바와 같이 상기 포토레지스트패턴을 제거한 후, 상기 임시막(28)과 같은 물질인 산화막을 1000Å-2500Å 두께로 상기 결과물 전면에 증착한 다음 이를 이방성 건식식각으로 에치백하여 임시막(28)측면에 측벽(30)을 형성한다.Next, after removing the photoresist pattern as shown in FIG. 2 (e), an oxide film, which is the same material as the temporary film 28, is deposited on the entire surface of the resultant with a thickness of 1000Å-2500Å and then anisotropic dry etching. The sidewalls 30 are formed on the side of the temporary film 28 by etching back.

이어서 상기 임시막(28)과 임시막측벽(30)을 마스크로 이용하여 노출된 제1도전층(26)을 Cl2등의 가스를 이용하여 선택적으로 식각하여 패터닝한다.Subsequently, the first conductive layer 26 exposed using the temporary film 28 and the temporary film side wall 30 as a mask is selectively etched and patterned by using a gas such as Cl2 .

이때, 상기 임시막측벽(30)의 폴만큼 제1도전층의 폭이 증가하므로 커패시터용량을 그만큼 증가시킬 수 있게 된다,At this time, since the width of the first conductive layer increases by the pole of the temporary film side wall 30, the capacitor capacity can be increased by that amount.

이어서 제2도 (f)에 도시된 바와 같이 상기 결과물 전면에 제4절연막(31)으로서, 습식식각에 대해 임시막(28) 및 임시막측벽(30)을 이루는 산화막과의 식각선택성을 가지면서 건식식각에 대해 제1도전층(26)과의 식각선택성을 가지는 폴리이미드 등의 유기성 절연막이나 질화막을 1000Å-2000Å 두께로 형성한다.Subsequently, as shown in FIG. 2 (f), as the fourth insulating layer 31 on the entire surface of the resultant, the etching selectivity with the oxide film forming the temporary film 28 and the temporary film side wall 30 with respect to the wet etching. An organic insulating film or a nitride film such as polyimide having an etching selectivity with respect to the first conductive layer 26 for dry etching is formed to have a thickness of 1000 kPa to 2000 kPa.

이어서 상기 제2절연막(31)상에 소정의 포토레지스트패턴(32)을 일반적인 사진식각공정에 의해 형성한 후, 이를 마스크로 이용하여 제4절연막(31)을 선택적으로 식각하여 상기 임시막(28)의 표면을 선택적으로 노출시킨다.Subsequently, a predetermined photoresist pattern 32 is formed on the second insulating layer 31 by a general photolithography process, and then the fourth insulating layer 31 is selectively etched using the photoresist pattern 32 as a mask. Selectively expose the surface of the substrate.

다음에 제2도 (g)에 도시한 바와 같이 상기 마스크로 이용된 포토레지스트패턴(32)을 제거하고, 계속해서 HF용액을 포함하는 수용액을 이용하여 상기 임시막 및 임시막측벽을 습식식각에 의해 제거하여 내부공간(33)을 형성한다.Next, as shown in FIG. 2 (g), the photoresist pattern 32 used as the mask is removed, and then the temporary and temporary sidewalls are wet-etched using an aqueous solution containing HF solution. Removal to form an inner space 33.

이어서 제2도 (h)에 도시된 바와 같이 상기 결과물 전면에 도전성 실리콘막을 LPCVD법으로 540℃-620℃에서 500Å-1000Å 두께로 형성하여 제2도전층(34)을 형성한다.Subsequently, as shown in FIG. 2 (h), the second conductive layer 34 is formed by forming a conductive silicon film on the entire surface of the resultant product at a thickness of 500 kV-1000 kPa at 540 ° C-620 ° C by LPCVD.

이때, 내부공간(33)의 경사면을 따라 제2도전층(34)이 형성되므로 피복성이 향상되고 커패시터 전극의 면적이 증대된다.At this time, since the second conductive layer 34 is formed along the inclined surface of the inner space 33, the coating property is improved and the area of the capacitor electrode is increased.

다음에 제2도 (i)에 도시한 바와 같이 상기 제2도전층(34)을 에치백하여 내부공간에만 선택적으로 도전성 실리콘막이 남도록 한다.Next, as shown in FIG. 2 (i), the second conductive layer 34 is etched back so that the conductive silicon film remains selectively only in the internal space.

이때, 식각저지막(27)은 제1도전층(26)이 제2도전층(34)의 식각공정에 의해 식각되는 것을 방지하는 역할을 하게 된다.In this case, the etch stop layer 27 serves to prevent the first conductive layer 26 from being etched by the etching process of the second conductive layer 34.

이어서 제2도 (j)에 도시한 바와 같이 제2도전층(34)을 마스크로하여 식각저지막(27)을 식각하여 제1도전층(26)이 선택적으로 노출되도록 한 후, 제4절연막(31)을 습식식각에 의해 제거된다.Subsequently, as shown in FIG. 2 (j), the etch stop layer 27 is etched using the second conductive layer 34 as a mask so that the first conductive layer 26 is selectively exposed, and then the fourth insulating layer is exposed. 31 is removed by wet etching.

다음에 제2도 (k)에 도시된 바와 같이 제1도전층(26)하부의 제2절연막(24)을 습식식각으로 제거함으로써 제1도전층(26)과 제2도전층(34)으로 이루어진 다층구조의 커패시터 스토리지노드(35)를 완성한다.Next, as shown in FIG. 2 (k), the second insulating layer 24 under the first conductive layer 26 is removed by wet etching to the first conductive layer 26 and the second conductive layer 34. The capacitor storage node 35 of the multilayer structure is completed.

상기와 같이 형성된 스토리지노드(35) 표면에 커패시터 유전체막(36)으로서, 예컨대 실리콘질화막과 산화막의 적층막을 형성한 후, 도전성 실리콘막을 LPCVD법으로 540℃-620℃에서 2000Å 두께로 증착하여 커패시터 플레이트전극(37)을 형성함으로써 제3도에 도시한 바와 같은 반도체 메모리장치의 커패시터를 완성한다.As a capacitor dielectric film 36 formed on the surface of the storage node 35 formed as described above, for example, a laminated film of a silicon nitride film and an oxide film is formed, and then a conductive silicon film is deposited to a thickness of 2000 占 에서 at 540 ° C-620 ° C by LPCVD. By forming the electrode 37, the capacitor of the semiconductor memory device as shown in FIG. 3 is completed.

제4도는 본 발명의 제2실시예를 도시한 것으로, 상기 제2도의 제1실시예의 공정과 동일한 공정에 의해 제2도 (i)까지의 공정을 마친다.FIG. 4 shows the second embodiment of the present invention, and finishes the process up to FIG. 2 (i) by the same process as that of the first embodiment of FIG.

이후, 식각저지막(27)을 습식식각을 이용하여 남기지 않고 완전히 제거함으로써 이때 발생하는 공간을 이용하여 스토리지포드의 표면적을 증대시킨다.Thereafter, the etch stop layer 27 is completely removed using wet etching, thereby increasing the surface area of the storage pod by using the space generated at this time.

이후의 공정은 상기 제2도 (k) 및 제3도와 동일하게 진행된다.Subsequent processes proceed in the same manner as in FIGS. 2 (k) and 3.

다음에 제5도는 본 발명의 제3실시예를 도시한 것이다.5 shows a third embodiment of the present invention.

먼저, 제5도 (a)에 도시한 바와 같이 활성영역(Active region)과 소자분리영역(Field region)으로 구분된 반도체기판(100)의 활성영역에 게이트전극(21)과소오스 및 드레인영역(22)으로 이루어진 스위칭 트랜지스터를 형성한다.First, as illustrated in FIG. 5A, the gate electrode 21 and the source and drain regions are formed in an active region of the semiconductor substrate 100 divided into an active region and a field region. 22) to form a switching transistor.

이어서 상기 결과물 전면에 제1절연막(23)으로서, 예컨대 산화막을 형성한 후, 산화막을 선택적으로 식각하여 스위칭 트랜지스터의 소오스(또는 드레인)영역(22)을 노출시키는 콘택홀(38)을 형성한다.Subsequently, an oxide film, for example, is formed on the entire surface of the resultant, and then the oxide film is selectively etched to form a contact hole 38 exposing the source (or drain) region 22 of the switching transistor.

이어서 제5도 (b)에 도시한 바와 같이 Ar+등의 불활성 이온을 이용하여 상기 콘택홀 상부 주위의 산화막(23)을 스퍼터식각(39)하여 콘택홀 상부에 곡면부를 형성한다.Subsequently, as shown in FIG. 5B, the oxide film 23 around the upper portion of the contact hole is sputter-etched using inert ions such as Ar + to form a curved portion on the upper portion of the contact hole.

이와 같이 함으로써 제2도의 실시예에서의 제1절연막(23)상부의 질화막패턴 및 측벽 형성공정을 생략할 수 있도록 하면서도 콘택홀 상부에 곡면부를 형성하여 제1도전층의 피복성을 개선시킨다.In this way, the nitride film pattern and the sidewall forming process on the upper portion of the first insulating film 23 in the embodiment of FIG. 2 can be omitted, and the curved portion is formed on the contact hole to improve the covering property of the first conductive layer.

이때, 상기 콘택홀 상부의 곡면부를 형성하는 공정으로서, 상기한 Ar+스퍼터 식각외에도 HF를 포함하는 용액을 이용한 습식식각 또는 F이온을 포함한 등방성 건식식각 등에 의한 등방성식각을 이용하는 것도 가능하다.In this case, in addition to the above Ar + sputter etching, an isotropic etching by wet etching using a solution containing HF or an isotropic dry etching including F ions may be used as the process of forming the curved portion of the upper portion of the contact hole.

다음에 제5도 (b)에 도시한 바와 같이 상기 결과물 전면에 제1도전층(26), 식각저지막(27), 임시막(28)을 차례로 형성한 후, 일반적인 사진식각공정에 의해 형성한 포토레지스트패턴(도시하지 않음)을 마스크로 이용하여 상기 임시막(28)과 식각저지막(27)을 선택적으로 식각하여 제1도전층(26)의 표면을 노출시킨다.Next, as shown in FIG. 5 (b), the first conductive layer 26, the etch stop film 27, and the temporary film 28 are sequentially formed on the entire surface of the resultant, followed by a general photolithography process. The temporary layer 28 and the etch stop layer 27 are selectively etched using a photoresist pattern (not shown) as a mask to expose the surface of the first conductive layer 26.

이어서 임시막(28)측면에 측벽(30)을 형성하고, 임시막(28)과 임시막측벽(30)을 마스크로 이용하여 노출된 제1도전층(26)을 선택적으로 식각하여 패터닝한다.Subsequently, the sidewall 30 is formed on the side of the temporary film 28, and the exposed first conductive layer 26 is selectively etched and patterned using the temporary film 28 and the temporary film side wall 30 as a mask.

상기 제1도전층(26), 식각저지막(27), 임시막(28)등은 상기 제1실시예와 동일한 물질과 동일한 증착방법에 의해 형성하며 동일한 식각방법 등에 의해 원하는 패턴으로 식각한다.The first conductive layer 26, the etch stop layer 27, the temporary layer 28, and the like are formed by the same material and the same deposition method as the first embodiment, and are etched in a desired pattern by the same etching method.

이어서 제5도 (d)에 도시한 바와 같이 상기 결과물 전면에 절연막(31)을 형성한 후, 소정의 포토레지스트(32)을 이용하여 절연막(31)을 선택적으로 식각하여 상기 임시막(28)의 표면을 선택적으로 노출시킨다.Subsequently, as shown in FIG. 5 (d), an insulating film 31 is formed on the entire surface of the resultant product, and then the insulating film 31 is selectively etched using a predetermined photoresist 32 to form the temporary film 28. Selectively expose the surface.

다음에 제5도 (e)에 도시된 바와 같이 상기 마스크로 이용된 포토레지스트패턴(32)을 제거하고, 계속해서 HF용액을 포함하는 수용액을 이용하여 상기 임시막 및 임시막측벽을 습식식각에 의해 제거하여 내부공간을 형성한다.Next, as shown in FIG. 5E, the photoresist pattern 32 used as the mask is removed, and then the temporary and temporary sidewalls are wet-etched using an aqueous solution containing HF solution. By removing the internal space.

이후의 공정은 상기 제2도의 본 발명의 제1실시예의 공정과 동일하게 진행되므로 이의 설명은 생략한다.Subsequent processes proceed in the same manner as in the first embodiment of the present invention of FIG. 2, and thus description thereof will be omitted.

또한, 상기 제1도전층(26), 식각저지막(27), 임시막(28), 절연막(32)등은 상기 제1실시예와 동일한 물질과 동일한 증착방법에 의해 형성하며 동일한 식각방법 등에 의해 원하는 패턴으로 식각하므로 이의 설명도 생략한다.In addition, the first conductive layer 26, the etch stop film 27, the temporary film 28, the insulating film 32, and the like are formed by the same deposition method as the same material as the first embodiment, and the same etching method and the like. By etching to a desired pattern, the description thereof is also omitted.

이상 상술한 바와 같이 본 발명에 의하면, 적층구조의 커패시터에 있어서, 하층전도막인 제1도전층이 스위칭 트랜지스터와 커패시터를 연결하는 콘택홀 상부의 곡면부를 따라 형성되므로 피복성이 향상되며, 임시막과 임시막 측벽의 생성 및 이의 제거에 따라 형성된 내부공간의 경사면을 따라 상층 도전막의 제2도전층이 형성되므로 역시 피복성의 개선과 함께 임시막측벽의 폭만큼 도전막의 폭이 증가하게 되어 커패시터 전극의 면적이 증대되는 효과를 얻을 수 있으며, 또한 내부공간에 의해서도 전극면적을 더욱 증대시키는 것도 가능하게 된다.As described above, according to the present invention, in the multilayer capacitor, since the first conductive layer, which is the lower conductive film, is formed along the curved portion of the upper contact hole connecting the switching transistor and the capacitor, the coating property is improved and the temporary film is improved. The second conductive layer of the upper conductive film is formed along the inclined surface of the inner space formed by the formation and removal of the sidewall of the temporary film, and the width of the conductive film is increased by the width of the temporary film side wall with the improvement of the coating property. The area can be increased, and the electrode area can be further increased by the internal space.

따라서 반도체 메모리장치의 커패시터 용량을 증대시킬 수 있게 된다.Therefore, the capacitor capacity of the semiconductor memory device can be increased.

한편, 상, 하층 도전막을 포토레지스트 마스크를 이용하지 않고 절연막에 자기 정합적으로 패터닝하므로 공정의 여유도가 증가하게 된다.On the other hand, since the upper and lower conductive films are self-alignedly patterned on the insulating film without using a photoresist mask, the margin of the process is increased.

Claims (22)

반도체 기판과, 상기 반도체 기판상에 게이트전극, 소오스 및 드레인으로 형성된 트랜지스터와, 상기 트랜지스터의 소오스 및 드레인 영역을 노출시키면서 곡면부를 가진 콘택홀을 갖춘 절연막과, 상기 콘택홀상 및 절연막의 소정부분상에 형성된 제1도전층과, 그리고 상기 제1도전층상에 형성된 제2도전층을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치.An insulating film having a semiconductor substrate, a transistor formed of a gate electrode, a source and a drain on the semiconductor substrate, a contact hole having a curved portion while exposing the source and drain regions of the transistor, on the contact hole and a predetermined portion of the insulating film. And a second conductive layer formed on the first conductive layer. 제1항에 있어서, 상기 상부에 곡면부를 가진 콘택홀을 갖춘 절연막은 상기 트랜지스터 상부에 형성된 제 1 절연막과, 제 1 절연막상에 형성된 제 2 절연막패턴 및 제 2 절연막패턴 측면에 형성된 제 3 절연막 측벽으로 이루어진 것임을 특징으로 하는 반도체 메모리 장치.The insulating film having a contact hole having a curved portion on the upper portion of the first insulating film formed on the transistor, the second insulating film pattern formed on the first insulating film and the third insulating film sidewall formed on the side surface of the second insulating film pattern A semiconductor memory device, characterized in that consisting of. 제2항에 있어서, 상기 콘택홀 상부의 곡면부는 상기 제 2 절연막패턴 측면에 형성된 제 3 절연막 측벽에 의해 형성되는 것임을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 2, wherein the curved portion of the upper portion of the contact hole is formed by a sidewall of a third insulating layer formed on a side surface of the second insulating layer pattern. 제1항에 있어서, 상기 커패시터 스토리지 노드 전표면에 형성된 커패시터 유전체막과 상기 커패시터 유전체막 전면에 형성된 커패시터플레이트전극을 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, further comprising a capacitor dielectric layer formed on an entire surface of the capacitor storage node and a capacitor plate electrode formed on an entire surface of the capacitor dielectric layer. 제1항에 있어서, 상기 제 1 도전층과 제 2 도전층의 접속부분에 형성된 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device of claim 1, further comprising an etch stop layer formed at a connection portion between the first conductive layer and the second conductive layer. 제5항에 있어서, 상기 제 2 도전층중의 일부분이 상기 식각저지막으로 인한 단차를 가짐을 특징으로 하는 반도체 메모리장치.The semiconductor memory device of claim 5, wherein a portion of the second conductive layer has a step due to the etch stop layer. 반도체 기판상에 트랜지스터를 형성하는 단계와; 상기 트랜지스터가 형성된 반도체 기판 전면에 절연막을 형성하는 단계와; 상기 절연막 상부에 곡면부를 가지는 콘택홀을 형성하는 단계와; 결과물 전면에 제 1 도전층, 식각저지막 및 임시막을 차례로 형성하는 단계; 상기 임시막과 식각저지막을 선택적으로 식각하여 제 1 도전층을 노출시키는 단계; 결과물 전면에 절연막을 형성한 후이를 에치백하여 상기 임시막 측면에 임시막측벽을 형성하는 단계; 상기 임시막 및 임시막측벽을 마스크로 이용하여 상기 제 1 도전층을 패터닝하는 단계; 상기 절연막을 선택적으로 식각하는 단계; 상기 임시막 및 임시막측벽을 제거하는 단계; 결과물 전면에 제 2 도전층을 에치백하는 단계; 상기 제 2 도전층을 에치백하는 단계; 및 상기 절연막을 제거하여 제 1 도전층과 제 2 도전층으로 이루어진 커패시터 스토리지 노드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.Forming a transistor on the semiconductor substrate; Forming an insulating film on an entire surface of the semiconductor substrate on which the transistor is formed; Forming a contact hole having a curved portion on the insulating layer; Sequentially forming a first conductive layer, an etch stop film, and a temporary film on the entire surface of the resultant product; Selectively etching the temporary layer and the etch stop layer to expose a first conductive layer; Forming an insulating film on the entire surface of the resultant and then etching back to form a temporary film side wall on the side of the temporary film; Patterning the first conductive layer using the temporary film and the temporary film side wall as a mask; Selectively etching the insulating film; Removing the temporary film and the temporary film side wall; Etching back the second conductive layer on the entire surface of the resultant; Etching back the second conductive layer; And removing the insulating layer to form a capacitor storage node comprising a first conductive layer and a second conductive layer. 제7항에 있어서, 상기 절연막 상부에 곡면부를 가지는 콘택홀을 형성하는 단계와 트랜지스터가 형성된 반도체기판 전면에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막상에 제 2 절연막을 형성하는 공정, 상기 제 2 절연막을 선택적으로 식각하여 제 2 절연막패턴을 형성하는 공정, 상기 제 2 절연막패턴이 형성된 제 1 절연막상에 제 3 절연막을 형성한 후 에치백하여 상기 제 2 절연막패턴의 측면에 제 3 절연막측벽을 형성하는 공정, 상기 제 2 절연막패턴 및 제 3 절연막측벽을 마스크로 이용하여 상기 제 1 절연막을 선택적으로 식각하는 공정으로 이루어짐을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 7, further comprising: forming a contact hole having a curved portion on the insulating film, forming a first insulating film on the entire surface of the semiconductor substrate on which the transistor is formed, forming a second insulating film on the first insulating film, Selectively etching the second insulating film to form a second insulating film pattern, forming a third insulating film on the first insulating film on which the second insulating film pattern is formed, and then etching back to form a third insulating film on the side of the second insulating film pattern Forming an insulating film side wall, and selectively etching the first insulating film using the second insulating film pattern and the third insulating film side wall as a mask. 제8항에 있어서, 상기 제 2 절연막은 상기 제 1 절연막과의 식각선택비가 큰 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 8, wherein the second insulating layer is formed of a material having a large etching selectivity with respect to the first insulating layer. 제7항에 있어서, 상기 식각저지막은 건식식각에 대해 상기 제 1 도전층과의 식각선택성이 있는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 7, wherein the etch stop layer is formed of a material having an etch selectivity with respect to the first conductive layer with respect to dry etching. 제10항에 있어서, 상기 식각저지막은 폴리이미드나 PIQ등과 같은 유기성 절연막이나 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 10, wherein the etch stop layer is formed of an organic insulating film or a nitride film such as polyimide or PIQ. 제7항에 있어서, 상기 임시막은 습식식각에 대해 상기 식각저지막과의 식각선택성을 가지는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 7, wherein the temporary layer is formed of a material having an etching selectivity with respect to the etching stop layer with respect to wet etching. 제7항에 있어서, 상기 임시막측벽은 임시막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.8. The method of claim 7, wherein the temporary film side wall is formed of the same material as the temporary film. 제7항에 있어서, 상기 절연막은 습식식각에 대해 상기 임시막 및 임시막 측벽과의 식각선택성을 가지면서 건식식각에 대해 제 1 도전층과의 식각선택성을 가지는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The semiconductor of claim 7, wherein the insulating layer is formed of a material having an etching selectivity with respect to the temporary layer and the sidewalls of the temporary layer with respect to the wet etching, and an etching selectivity with the first conductive layer with respect to the dry etching. Method of manufacturing a memory device. 제14항에 있어서, 상기 절연막은 폴리이미드 등의 유기성 절연막이나 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.15. The method of manufacturing a semiconductor memory device according to claim 14, wherein the insulating film is formed of an organic insulating film or a nitride film such as polyimide. 제7항에 있어서, 상기 절연막 상부에 곡면부를 가지는 콘택홀을 형성하는 단계는 트랜지스터가 형성된 반도체 기판 전면에 절연막을 형성한 후, 상기 절연막을 선택적으로 식각하여 소정부분에 콘택홀을 형성한 후, 상기 절연막을 선택적으로 식각하여 소정부분에 콘택홀을 형성한 다음 불활성 이온을 이용한 스퍼터식각을 행하여 콘택홀 상부 모서리부분을 식각하는 공정에 의해 이루어지는 것임을 특징으로 하는 반도체메모리장치의 제조방법.The method of claim 7, wherein the forming of the contact hole having the curved portion on the insulating film is performed by forming an insulating film on the entire surface of the semiconductor substrate on which the transistor is formed, and then selectively etching the insulating film to form a contact hole in a predetermined portion. And forming a contact hole in a predetermined portion by selectively etching the insulating film, and then sputter etching using inert ions to etch the upper edge portion of the contact hole. 제7항에 있어서, 상기 절연막 상부에 곡면부를 가지는 콘택홀을 형성하는 단계는 트랜지스터기 형성된 반도체기판 전면에 절연막을 형성한 후, 상기 절연막을 선택적으로 식각하여 소정부분에 콘택홀을 형성한 다음 상기 절연막을 습식식각하는 공정에 의해 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 7, wherein the forming of the contact hole having the curved portion on the insulating film is performed by forming an insulating film on the entire surface of the semiconductor substrate on which the transistor is formed, and then selectively etching the insulating film to form a contact hole in a predetermined portion. A method of manufacturing a semiconductor memory device, characterized by the step of wet etching an insulating film. 7항에 있어서, 상기 절연막 상부에 곡면부를 가지는 콘택홀을 형성하는 단계는 트랜지스터가 형성된 반도체기판 전면에 절연막을 형성한 후, 상기 절연막을 선택적으로 식각하여 소정부분에 콘택홀을 형성한 다음 상기 절연막을 등방성건식식각하는 공정에 의해 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 7, wherein the forming of the contact hole having the curved portion on the insulating film is performed by forming an insulating film on the entire surface of the semiconductor substrate on which the transistor is formed, and then selectively etching the insulating film to form a contact hole in a predetermined portion. A method for manufacturing a semiconductor memory device, characterized in that the step isotropically dry etched. 제7항에 있어서, 상시 제 2 도전층을 에치백하는 공정시 상기 식각저지막에 의해 상기 제 1 도전층이 보호되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 7, wherein the first conductive layer is protected by the etch stop layer during the process of etching back the second conductive layer. 제7항에 있어서, 상기 제 2 도전층을 에치백하는 단계후에 상기 제 2 도전층을 마스크로 이용하다 상기 식각저지막을 식각하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.8. The method of claim 7, further comprising etching the etch stop layer after using the second conductive layer as a mask after etching back the second conductive layer. 9. 제7항에 있어서, 상기 식각저지막을 식각하는 단계는 건식식각 또는 습식식각을 이용하여 행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 7, wherein the etching of the etch stop layer is performed by using dry etching or wet etching. 제7항에 있어서, 상기 커패시터 스토리지 노드를 형성하는 단계후에 상기 커패시터 스토리지 노드 표면에 커패시터 유전체막을 형성하고, 상기 커패시터 유전체막 전면에 커패시터 플레이트 전극을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The semiconductor memory of claim 7, further comprising forming a capacitor dielectric layer on a surface of the capacitor storage node and forming a capacitor plate electrode on the capacitor dielectric layer after the forming of the capacitor storage node. Method of manufacturing the device.
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