KR0135160B1 - Ttl-input buffer device - Google Patents

Ttl-input buffer device

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KR0135160B1
KR0135160B1 KR1019940000493A KR19940000493A KR0135160B1 KR 0135160 B1 KR0135160 B1 KR 0135160B1 KR 1019940000493 A KR1019940000493 A KR 1019940000493A KR 19940000493 A KR19940000493 A KR 19940000493A KR 0135160 B1 KR0135160 B1 KR 0135160B1
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허경명
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문정환
엘지반도체 주식회사
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Abstract

본 발명은 반도체 장치의 설계에 관한 것으로 특히 입력단의 인터페이스(Interface)에 알맞는 입력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the design of semiconductor devices, and more particularly to an input buffer suitable for an interface at an input stage.

PMOS와 NMOS로 구성된 입력 버퍼에 있어서, 상기 입력 버퍼의 입력 신호의 변환시 전원 전압으로 부터 상기 P형 MOS에 공급되는 전류를 가변시킬 수 있도록 한 귀한 루프(Feed Back Loop)를 부가함을 특징으로 하는 TTL-입력 버퍼 장치이다.An input buffer consisting of a PMOS and an NMOS, characterized in that a fed back loop is added to change the current supplied to the P-type MOS from a power supply voltage when the input signal of the input buffer is converted. TTL-input buffer device.

본 발명의 TTL-입력 버퍼 장치는 귀환 루프를 통해 반대 특성을 갖는 P형 MOS(1)의 전원 전압(VDDS)을 낮춰 줌으로써 출력 단자(5)의 출력을 HIGH에서 LOW로의 천이를 쉽게 이루어 가장 효과적으로 입력 마진(INPUT MARGIN)을 확보할 수 있게 하는 효과가 있다.The TTL-input buffer device of the present invention makes it possible to easily transition the output of the output terminal 5 from HIGH to LOW by lowering the power supply voltage V DDS of the P-type MOS 1 having the opposite characteristic through a feedback loop. It is effective to secure an input margin.

Description

티티엘 입력 버퍼(TTL-Input buffer) 장치TTL-Input buffer device

제1도는 종래 입력 버퍼 장치의 기본 회로도1 is a basic circuit diagram of a conventional input buffer device

제2도(a)는 종래 입력 버퍼 장치의 회로도2A is a circuit diagram of a conventional input buffer device.

(b)는 제2도(a) 회로의 동작 특성을 나타낸 그래프(b) is a graph showing the operating characteristics of the circuit of FIG.

제3도는 제2도(a)의 동작 회로도3 is an operation circuit diagram of FIG.

제4도는 제1도와 제2도(a)의 입력 버퍼 장치의 동작 특성을 비교한 그래프4 is a graph comparing the operating characteristics of the input buffer device of FIG. 1 and FIG.

제5도는 본 발명에 의한 입력 버퍼 장치의 회로도5 is a circuit diagram of an input buffer device according to the present invention.

제6도는 본 발명에 의한 입력 버퍼 장치의 동작 특성을 나타낸 그래프6 is a graph showing the operating characteristics of the input buffer device according to the present invention

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1. P형 MOS2, 7. N형 MOS1.P type MOS2, 7.N type MOS

3. 입력 단자4. 전원 전압 연결 단자Input terminal 4. Power voltage connection terminal

5. 출력 단자8. 공핍형(depletion mode) N-MOS5. Output terminal 8. Depletion mode N-MOS

본 발명은 반도체 장치의 설계에 관한 것으로 특히 입력단의 인터페이스(Interface)에 알맞은 입력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the design of semiconductor devices, and more particularly to an input buffer suitable for an interface of an input stage.

제1도는 일반적인 입력 버퍼 장치의 회로도로써 일반적인 입력 버퍼 장치의 구성은 다음과 같다.1 is a circuit diagram of a general input buffer device, and the configuration of a general input buffer device is as follows.

입력 단자(3)에 P형 MOS(1) 및 N형 MOS(2)의 게이트(Gate) 단자가 공통으로 연결되고, P형 MOS(1)의 소스(Source) 단자는 전원 전압(Vcc)과 연결되었다.The gate terminal of the P-type MOS 1 and the N-type MOS 2 is commonly connected to the input terminal 3, and the source terminal of the P-type MOS 1 is connected to the power supply voltage Vcc. Connected.

그리고 N형 MOS(2)의 드레인(Drain) 단자는 접지되어 있고, P형 MOS(1)의 드레인 단자와 N형 MOS(2)의 소스 단자가 연결됨과 동시에 출력 단자(5)가 연결되어 출력을 내보내게 되었다.The drain terminal of the N-type MOS 2 is grounded, the drain terminal of the P-type MOS 1 and the source terminal of the N-type MOS 2 are connected, and the output terminal 5 is connected to the output. Has been exported.

그러나 이와 같은 일반적인 입력 버퍼 장치에 있어서는 제4도와 같이 전원 전압(VDD)의 변화에 대한 입력 마진이 저하 되었다.However, in such a general input buffer device, as shown in FIG. 4, the input margin for the change in the power supply voltage V DD is reduced.

이와 같이 일반적인 입력 버퍼에서 전원 전압의 변화에 대한 입력 마진의 저하를 개선한 종래의 TTL 입력 버퍼 장치는 제2도에서 보는 바와 같이 제1도의 일반적인 입력 버퍼 장치의 전원과 P형 MOS(1)의 소스 단자 사이에 저항(6)을 삽입하여 전원 전압의 변화에 따른 Input Logic Hi/Lo(Vih/ViL)의 마진(MARGIN) 변화를 최소화 함으로써 전원 전압의 변화에 대한 입력 마진 저하를 개선한 것이다.As shown in FIG. 2, the conventional TTL input buffer device which improves the decrease in the input margin with respect to the change of the power supply voltage in the general input buffer is shown in FIG. 2 and the power supply of the general input buffer device of FIG. By inserting a resistor (6) between the source terminal to minimize the change in the margin of the input logic Hi / Lo (Vih / Vi L ) according to the change in the power supply voltage to reduce the input margin decreases with the change in the power supply voltage. .

이러한 목적을 이루기 위한 동작은 아래와 같다.The operation to achieve this purpose is as follows.

제3도와 같이 P형 MOS가 ON되어 전류가 흐르기 시작하면 저항(r)에 전위차(Δυ=i·R)가 생기게 된다.As shown in FIG. 3, when the P-type MOS is turned on and current starts to flow, a potential difference Δυ = i · R is generated in the resistor r.

이때 전류(i)는 입력 전위에 따라 변하게 되며 이러한 변화는 P형 MOS(1)의 게이트 전압(VG)과 소스 전압(VDDS)의 전위차에 따라 iβ(VG-VDDS│VTP│2)의 비례식이 성립된다.At this time, the current (i) changes according to the input potential, and this change is dependent on the potential difference between the gate voltage (V G ) and the source voltage (V DDS ) of the P-type MOS 1. The proportional expression of β (V G -V DDS | V TP | 2 ) is established.

이때 VG=VIN이고 │VTP│는 P형 MOS의 문턱 전압(threshold Voltage)이다.At this time, V G = V IN and | V TP | are threshold voltages of the P-type MOS.

따라서 iβ(VIN-VDDS-│VTP│2)이고Thus i β (V IN -V DDS -│V TP | 2 )

VDDS=VDD-i·R이 되어 전류의 증가에 따라 VDDS(P형 MOS의 Source 전압)를 반대로 낮춰 줌으로서 i의 변동 요인(VDD, VIN)의 영향을 둔감하게 함으로써 입력 마진(INPUT MARGIN)을 확보하였다.V DDS = V DD -i · R, which lowers V DDS (source voltage of P-type MOS) as the current increases, reducing the influence of i's fluctuation factors (V DD , V IN ), resulting in an input margin. (INPUT MARGIN) was secured.

그러나 이와 같은 종래의 TTL-입력 버퍼 장치는 입력 전위(Input Level)에 대한 충분한 마진을 갖지 못한다.However, such conventional TTL-input buffer devices do not have sufficient margin for input level.

즉, 내부 논리 레벨(Internal Logic Level)과 입력 논리 레벨(Input Logic Level)과의 차이를 마진(MARGIN) 있게 전환하지 못하는 문제점이 있었다.That is, there is a problem in that the difference between the internal logic level and the input logic level cannot be converted to a margin.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로 입력 버퍼의 특성을 극대화하여 가장 효과적으로 입력 마진을 확보할 수 있게 하는데 그 목적이 있다.The present invention is to solve such a conventional problem is to maximize the characteristics of the input buffer to ensure the most effective input margin.

이와 같은 목적을 달성하기 위하여 본 발명은 N-MOS(7)과 저항(6), 공핍형(depletion mode) N형 MOS(8)로 이루어진 귀환 루프(Feed Back Loop)를 기존의 TTL-입력 버퍼에 부가 한 것이다.In order to achieve the above object, the present invention provides a feedback loop composed of an N-MOS 7, a resistor 6, and a depletion mode N-type MOS 8. Would have been added to.

이와 같은 본 발명의 구성을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the configuration of the present invention as described above in more detail as follows.

제5도는 본 발명에 의한 입력 버퍼 장치 회로도로서, 본 발명의 TTL-입력 버퍼 장치는 입력 단자(3)에 P형 MOS(1)와 2개의 N형 MOS(2,7)의 게이트 단자가 공통으로 연결되고, P형 MOS(1)의 소스단자에 공핍형 N-MOS(8)의 드레인 단자가 접속되고, P형 MOS(1)의 드레인과 N형 MOS(2)의 소오스가 접속되어 출력 단자(5)와 연결된다.5 is a circuit diagram of an input buffer device according to the present invention, in which the gate terminal of the P-type MOS 1 and the two N-type MOSs 2 and 7 is common to the input terminal 3. Connected to the source terminal of the P-type MOS 1, the drain terminal of the depletion-type N-MOS 8 is connected, and the drain of the P-type MOS 1 and the source of the N-type MOS 2 are connected and output. It is connected to the terminal (5).

그리고 N형 MOS(2)와 N형 MOS(7)의 드레인 단자는 접지되어 있고, N형 MOS(7)의 소스 단자는 공핍형 N-MOS(8)의 게이트 단자와 연결되며, 동시에 저항(6)을 통하여 전원 전압(VDD) 연결 단자(4)와 연결되며, 공핍형 N-MOS(8)의 소오스 단자는 전원 전압(VDD) 연결 단자(4)에 연결된다.The drain terminals of the N-type MOS 2 and the N-type MOS 7 are grounded, and the source terminal of the N-type MOS 7 is connected to the gate terminal of the depletion type N-MOS 8, and at the same time, 6) is connected to the power supply voltage (V DD ) connection terminal 4, the source terminal of the depletion type N-MOS (8) is connected to the power supply voltage (V DD ) connection terminal (4).

이와 같이 구성된 본 발명의 TTL-입력 버퍼 장치의 동작은 다음과 같다.The operation of the TTL-input buffer device of the present invention configured as described above is as follows.

입력 단자(3)에 인가되는 신호가 LOW에서 HIGH로 변화하기 시작하면 이러한 입력의 상태 변화는 N형 MOS(7)로 전달되어 진다.When the signal applied to the input terminal 3 starts to change from LOW to HIGH, the state change of this input is transferred to the N-type MOS 7.

공핍형 N형 MOS(8)의 게이트 단의(N1)Node에는 저항(6)이 전원 전압(VDD)과의 연결을 이루고 있어 N형 MOS(7)의 입력 전위가 그 문턱 전압을 넘어서기 전까지는 전원 전압이 인가되어 있다.In the node (N 1 ) of the gate terminal of the depletion type N-type MOS 8, a resistor 6 is connected to the power supply voltage V DD so that the input potential of the N-type MOS 7 exceeds its threshold voltage. The power supply voltage is applied until standing.

N형 MOS(7)의 입력 전위가 문턱 전압을 넘어서면 N형 MOS(7)가 ON되어 (N1)Node의 전위를 낮추게 된다.When the input potential of the N-type MOS 7 exceeds the threshold voltage, the N-type MOS 7 is turned on to lower the potential of the (N 1 ) Node.

낮아진 (N1)Node전압은 그대로 공핍형 N-MOS(8)의 컨덕턴스(Conductance)를 원래보다 작아지게 하여 P형 MOS(1)에 흐르는 전류를 줄이게 한다.The lowered (N 1 ) Node voltage keeps the conductance of the depletion type N-MOS 8 as it is, reducing the current flowing through the P-type MOS 1.

즉, 이 공핍형 N-MOS TR(8)은 마치 가변 전항처럼 동작하고 저항 변화 제어를 입력 전위에 의해서 되도록 하였다.In other words, this depletion type N-MOS TR (8) acts as if it were a variable term and made resistance change control by the input potential.

본 발명은 입력 단자(3)에 인가되는 신호가 LOW에서 HIGH로 변화 할 때 N형 MOS(7)와 저항(6) 그리고 공핍형 N-MOS(8)로 이루어진 귀환 루프를 통해 반대 특성을 갖는 P형 MOS(1)의 전원 전압(VDDS)을 낮춰 줌으로써 출력 단자(5)의 출력을 HIGH에서 LOW로의 천이를 쉽게 이루어 가장 효과적으로 입력 마진(INPUT MARGIN)을 확보할 수 있게 하는 효과가 있다.The present invention has the opposite characteristic through a feedback loop composed of an N-type MOS 7, a resistor 6 and a depletion-type N-MOS 8 when the signal applied to the input terminal 3 changes from LOW to HIGH. By lowering the power supply voltage V DDS of the P-type MOS 1, the output of the output terminal 5 is easily transitioned from HIGH to LOW, thereby effectively securing the input margin.

Claims (2)

PMOS와 NMOS로 구성된 입력 버퍼(Input buffer)에 있어서, 상기 입력 버퍼의 입력 신호의 변환시 전원 전압으로 부터 상기 P형 MOS에 공급되는 전류를 가변시킬 수 있도록 한 귀환 루프(Feed Back Loop)를 부가함을 특징으로 하는 TTL-입력 버퍼 장치.In an input buffer consisting of a PMOS and an NMOS, a fed back loop is added to change a current supplied to the P-type MOS from a power supply voltage when converting an input signal of the input buffer. TTL-input buffer device, characterized in that. 제1항에 있어서,The method of claim 1, 상기 귀환 루프는 입력단에 게이트 단자가 연결되고, 드레인 단자로 접지되며 저항을 통해 전원 전압과 연결되는 N형 MOS와 P형 MOS의 소오스 단자에 드레인 단자가 연결되며, N형 MOS의 소오스 단자에 게이트 단자가 연결되며, 소오스 단자가 전원 전압과 연결되는 공핍형 N형 MOS로 이루어진 것을 특징으로 하는 TTL-입력 버퍼 장치.The feedback loop has a gate terminal connected to an input terminal, a drain terminal grounded to a drain terminal, and a drain terminal connected to a source terminal of an N-type MOS and a P-type MOS connected to a power supply voltage through a resistor, and a gate of a source terminal of the N-type MOS. TTL input buffer device, characterized in that the terminal is connected, the source terminal is made of a depletion N-type MOS is connected to the power supply voltage.
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