KR0134649B1 - Package having capacitor and the manufacture method - Google Patents
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Abstract
리드 프레임의 다이패드상에 접착된 반도체 칩을 본딩 와이어에 의해 내부리드와 전기적으로 연결한 후 다이패드의 하부를 노출시켜서 에폭시 수지로 몰딩한 고속 박형 반도체 패키지에 있어서, 노이즈를 방지하기 위하여 감결합 캐패시터를 별도로 설치하지만 노이즈를 제거하는 데는 한계가 있으므로, 노출된 다이패드의 하부 표면에 수지 또는 금속산화물로 된 유전체 박막을 형성시켜 유전체 박막과 결합될 부분이 형성된 인쇄회로기판을 준비하고, 인쇄회로기판에 상기 유전체 박막이 형성된 반도체 패키지를 실장시켰다. 따라서, 유전체 형성에 의한 노이즈 제거방법은 패키지의 하면과 인쇄회로기판 사이가 매우 좁은 모든 박형 패키지에 적용될 수 있다.In a high-speed thin semiconductor package in which an epoxy chip bonded on a die pad of a lead frame is electrically connected to an inner lead by a bonding wire, and then molded by epoxy resin by exposing the lower part of the die pad, decoupling is performed to prevent noise. Since capacitors are installed separately, but there is a limit in removing noise, a dielectric thin film of resin or metal oxide is formed on the exposed lower surface of the die pad to prepare a printed circuit board having a portion to be joined with the dielectric thin film, and a printed circuit. A semiconductor package having the dielectric thin film formed thereon was mounted on a substrate. Therefore, the method of removing noise by forming a dielectric can be applied to all thin packages having a very narrow space between the bottom surface of the package and the printed circuit board.
Description
제1도는 종래 기술에 따른 반도체 패키지의 일 실시예를 나타낸 단면도.1 is a cross-sectional view showing an embodiment of a semiconductor package according to the prior art.
제2도는 종래 기술에 따른 반도체 패키지의 다른 실시예를 나타낸 단면도.2 is a cross-sectional view showing another embodiment of a semiconductor package according to the prior art.
제3도는 본 발명에 따른 캐패시터를 구비한 반도체 패키지의 일 실시예를 나타낸것으로서,Figure 3 shows an embodiment of a semiconductor package having a capacitor according to the present invention,
(a)는 그 단면도.(a) is its cross section.
(b)는 III-III선으로 바라본 평면도.(b) is a plan view seen by line III-III.
제4도는 제3도에서 나타낸 회로전원(Vcc)과 전체전원(Vss) 사이의 전기적인 등가회로도이다.4 is an electrical equivalent circuit diagram between the circuit power supply Vcc and the total power supply Vss shown in FIG.
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 하부에 유전체막을 형성하여 인쇄회로기판의 접지선과 연결하여 접지함으로써, 노이즈가 효과적으로 방지되는 캐패시터를 구비한 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having a capacitor which effectively prevents noise by forming a dielectric film under the semiconductor package and connecting the ground line of the printed circuit board to ground. will be.
일반적으로 집적회로(IC)는 실리콘 기판의 표면에 형성된다. 반도체 회로의 2차원 면에서 각각의 요소 및 배선을 미세하게 형성시키고 반도체 칩의 단면적을 증가시킴으로써, 고집적화가 실현될 수 있다. 그러나 2차원의 구조는 기판의 제조공정상 한계가 있고, 반도체 소자가 차지하는 면적과 중량이 증가하게 된다. 이러한 문제를 해결하기 위하여 반도체 칩의 요소들을 고집적화하여 반도체 칩의 집적용량을 증가시키고, 인쇄회로기판에 패키지화된 고밀도 모듈을 실장하고, 3차원적으로 고밀도 칩을 적층함으로써, 집적도를 증가시키는 방법이 등장하였다. 물론 인쇄회로기판상에 고밀도의 실장은 복수개의 표면실장형 반도체 칩이나 탭(Tape Automated Bonding ; TAB)패키지를 배치함으로써 수행될 수 있다. 반도체 소자의 고집적화가 더욱 진행됨에 따라, 소자의 성능을 개선시키기 위해 더 빠른 속도로 동시에 출력구동회로를 스위칭할 필요가 생기게 된다. 이러한 스위칭 속도의 증가는 그에 따른 전기적 노이즈의 증가를 유발하게 되었다. 따라서, 스위칭 속도의 증가에 따른 노이즈의 수준을 최소화하기 위해 여러 가지 방법이 사용되었다. 그중 한 방법은 관련된 전압핀들 사이에 감결합(減結合) 캐패시터(decoupling capacitor)로서 각각의 캐패시터들을 결합하는 방식이다.In general, an integrated circuit (IC) is formed on the surface of a silicon substrate. High integration can be realized by finely forming each element and wiring in the two-dimensional plane of the semiconductor circuit and increasing the cross-sectional area of the semiconductor chip. However, the two-dimensional structure has a limitation in the manufacturing process of the substrate, and the area and weight of the semiconductor device increase. In order to solve this problem, a method of increasing the integration density by increasing the integration capacity of the semiconductor chip by integrating the elements of the semiconductor chip, mounting the high density module packaged on the printed circuit board, and stacking the high density chip in three dimensions Appeared. Of course, high-density mounting on a printed circuit board can be performed by disposing a plurality of surface mount semiconductor chips or tab (Tape Automated Bonding) packages. As semiconductor devices become more integrated, there is a need to simultaneously switch output drive circuits at higher speeds to improve device performance. This increase in switching speed has resulted in an increase in electrical noise. Therefore, various methods have been used to minimize the level of noise with increasing switching speed. One method is to combine the respective capacitors as decoupling capacitors between the associated voltage pins.
제1도는 종래 기술에 따른 플립칩 캐리어(filp chip carrier) 패키지의 일실시예를 나타낸 단면도로서, 마이클 비 브라운(Michael B. Brown) 등에 의해 미합중국 특허 제 4,945,399호에 개시되어 있는 것이다.1 is a cross-sectional view showing an embodiment of a flip chip carrier package according to the prior art, which is disclosed in US Pat. No. 4,945,399 by Michael B. Brown et al.
제1도를 참조하면, 종래의 반도체 패키지(10)는 반도체 칩(11)과, 상기 반도체 칩(11)에 병렬로 연결된 복수개의 감결합 캐패시터(12)와 상기 반도체 칩(11)을 실장하기에 적합한 기판(13)을 구비하고 있다. 상기 반도체 칩(11)은 상기 기판(13)의 표면에 형성된 제 1 금속층(14)/유전체 박막(15)/제 2 금속층(16)상에 형성된 복수개의 패드(17a, 17b, 17c)에 복수개의 범프(18a, 18b, 18c)를 통하여 전기적으로 연결되어 있다. 상기 제 1 금속층(14) 및 제 2 금속층(16)은 각각 Vss핀 및 Vcc핀(19a, 19b)에 전기적으로 연결되어 있고, 유전체 박막(15)으로 절연되어 있다.Referring to FIG. 1, a conventional semiconductor package 10 includes a semiconductor chip 11, a plurality of decoupling capacitors 12 connected in parallel with the semiconductor chip 11, and the semiconductor chip 11. The board | substrate 13 suitable for this is provided. The semiconductor chip 11 has a plurality of pads 17a, 17b, and 17c formed on the first metal layer 14, the dielectric thin film 15, and the second metal layer 16 formed on the surface of the substrate 13. It is electrically connected through the two bumps 18a, 18b, and 18c. The first metal layer 14 and the second metal layer 16 are electrically connected to the Vss pins and the Vcc pins 19a and 19b, respectively, and are insulated from the dielectric thin film 15.
특히 제 1 금속층(14)과 상기 반도체 칩(11)의 본딩 패드(도시 안됨)를 범프(18b)를 통하여 전기적으로 연결하기 위해 관통공이 형성되어 있다. 상기 반도체 칩(11)은 상기 기판의 패드(17a, 17b, 17c)를 통하여 신호 및 전력을 공급받는다.In particular, through holes are formed to electrically connect the first metal layer 14 and the bonding pads (not shown) of the semiconductor chip 11 through the bumps 18b. The semiconductor chip 11 is supplied with signals and power through the pads 17a, 17b, 17c of the substrate.
예를 들어, MOS(Metal Oxide Semicondoctor)구조를 갖는 소자에 있어서, 실리콘 기판의 능동(active)영역과 기판간에 PN 다이오드가 형성된 경우를 생각해보면, P-sub 기판상에 형성된 n+매입층과 p+ 매입층사이를 콘덴서에 연결하여 접지시킴으로써 노이즈를 어느 정도 줄일 수 있다. 종래 기술에 따른 범프(bump)를 이용한 패키지에서는 반도체 칩 내부 전극과 외부 전극을 연결한 반대쪽의 실리콘 기판은 노출되어 있는 데, Vss와 연결되어 있지 않는 능동영역과 기판간의 다이오드에는 동작시 역방향 바이어스 다이오드를 가지므로 전류가 흐르지 않지만, 교류(AC) 동작시에는 신호의 언더슈트(undershoot)에 의해 능동영역에서 기판보다 낮은 전위를 형성하여 순방향 바이어스의 다이오드 형성으로 전류가 흐르게 되므로 소자의 동작이 불안정하게 된다. 물론 N-sub 기판의 경우도 결과는 마찬가지이다.For example, in a device having a metal oxide semicondoctor (MOS) structure, a PN diode is formed between an active region of a silicon substrate and a substrate, and an n + buried layer and a p + buried layer formed on a P-sub substrate are considered. Noise can be reduced to some extent by connecting the layers between the capacitors and grounding them. In a bump-based package according to the prior art, a silicon substrate opposite to the semiconductor chip internal electrode and the external electrode is exposed, and a diode between the active region and the substrate that is not connected to Vss is a reverse bias diode during operation. Since no current flows in the AC operation, an undershoot of the signal forms a potential lower than that of the substrate in the active region, and the current flows through the diode formation of the forward bias, resulting in unstable operation of the device. do. Of course, the same is true for the N-sub substrate.
상기와 같은 캐패시터는 복수개의 전원선이나 대형 전원 버스에 의해 전기적으로 연결되어 있다. 이 전원선들은 대표적으로 고인덕턴스 패스를 나타낸다. 또한 전선에 흐르는 전류가 증가함에 따라 전압강하는 더욱 커진다. 이때 전압 강하는 원치않는 전력 분배 노이즈가 된다. 따라서 전원 경로의 실효 인덕턴스를 줄이기 위해 캐패시터를 가능한한 반도체 칩 가까이에 설치함으로써 노이즈를 줄일 수 있는 장점이 있다. 그러나, 반도체 칩에 관련된 전선의 배치나 개별 캐패시터 크기를 고려할 때, 전압 강하나 노이즈가 전혀없도록 캐패시터들을 배열하는 것은 어렵고, 또한 이들 노이즈 제거용 캐패시터는 고주파 저인덕턴스의 캐패시터이므로 가격이 비싸므로 고집적회로의 비용을 증가시키는 문제점이 있고, 이를 극복하기 위해 캐패시터를 패키지의 하부에 설치할 수 있다. 그러나 반도체 패키지가 얇은 경우에는 패키지의 하부에 캐패시터를 설치하는 것은 불가능하게 되는 단점이 다시 대두된다.Such a capacitor is electrically connected by a plurality of power lines or a large power bus. These power lines typically represent a high inductance pass. In addition, the voltage drop increases as the current flowing through the wire increases. The voltage drop then becomes unwanted power distribution noise. Therefore, in order to reduce the effective inductance of the power path, it is advantageous to reduce the noise by installing a capacitor as close to the semiconductor chip as possible. However, in consideration of the arrangement of wires and the size of individual capacitors related to semiconductor chips, it is difficult to arrange capacitors so that there is no voltage drop or noise at all, and these noise removing capacitors are expensive because they are high frequency low inductance capacitors. There is a problem of increasing cost, and to overcome this, a capacitor may be installed at the bottom of the package. However, when the semiconductor package is thin, a disadvantage arises in that it is impossible to install a capacitor under the package.
제2도는 종래 기술에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도이다.2 is a cross-sectional view showing another embodiment of a semiconductor package according to the prior art.
제2도를 참조하면, 박형 소형 패키지(20)인 TSOP(Thin Small Outline Package)나 SOJ(Small Outline J-banded Package)의 실장상태를 나타낸 것으로서, 리드 프레임의 다이패드(21)의 상부면에 접착제(22)에 의해 접착된 반도체 칩(23)의 본딩 패드(도시 안됨)가 금으로 된 본딩 와이어(24)에 의해 리드 프레임의 내부 리드(25)와 전기적으로 연결되어 있고, 상기 반도체 칩(23) 및 성기 다이패드(21)는 외부 환경으로부터 보호하기 위하여 에폭시 몰딩 컴파운드(26)로 몰딩되어 있고, 상기 다이패드(21)의 하부면은 상기 패키지(20)의 하부면으로부터 노출되어 있다. 상기 반도체 패키지(20)는 리드 프레임의 외부 리드(27)를 통하여 전원 및 신호 공급라인이 4층으로 형성된 인쇄회로기판(28)상의 랜드패턴(29)상에 실장된다.Referring to FIG. 2, the mounting state of a thin small outline package (TSOP) or a small outline j-banded package (SOJ), which is a thin small package 20, is shown on an upper surface of the die pad 21 of the lead frame. A bonding pad (not shown) of the semiconductor chip 23 bonded by the adhesive 22 is electrically connected to the inner lead 25 of the lead frame by a bonding wire 24 made of gold, and the semiconductor chip ( 23 and the genital die pad 21 are molded with an epoxy molding compound 26 to protect it from the external environment, the bottom surface of the die pad 21 being exposed from the bottom surface of the package 20. The semiconductor package 20 is mounted on a land pattern 29 on a printed circuit board 28 having four layers of power and signal supply lines through an external lead 27 of a lead frame.
따라서, 상기 종래 기술에 따른 반도체 패키지의 일 실시예와 달리 적층된 멀티칩 패키지의 하면과 패키지 사이가 좁기 때문에, 패키지의 노이즈를 줄이기 위해 적층 패키지의 하면에 캐패시터를 설치할 수 없는 결점이 있다. 이를 극복하기 위해 패키지에 별도의 공간을 마련해야 하므로 결국 실장밀도를 높이는데 저해요인이 된다.Therefore, since the bottom surface of the stacked multichip package and the package are narrow, unlike the exemplary embodiment of the semiconductor package according to the related art, there is a drawback that a capacitor cannot be installed on the bottom surface of the stacked package to reduce noise of the package. In order to overcome this, a separate space must be provided in the package, which in turn impedes an increase in the mounting density.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체 패키지의 노출된 다이패드 하면과 인쇄회로기판 사이에 유전체 박막을 개재시킴으로써, 생산비용을 크게 높이지 않으면서 스위칭 속도가 빠르고 패키지의 노이즈가 적은 캐피시터를 구비한 반도체 패키지 및 그 제조방법을 제공하는 데 있다.Accordingly, the present invention is to solve the problems of the prior art as described above, an object of the present invention is to interpose a dielectric thin film between the exposed die pad lower surface of the semiconductor package and the printed circuit board, so as not to significantly increase the production cost The present invention provides a semiconductor package including a capacitor having a fast switching speed and low noise of a package, and a method of manufacturing the same.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터를 구비한 반도체 패키지의 특징은, 리드 프레임의 다이패드상에 접착제에 의해 접착된 반도체 칩의 본딩패드가 본딩 와이어에 의해 리드 프레임의 내부 리드와 전기적으로 연결되어 있고, 상기 반도체 칩 및 상기 다이패드는 외부 환경으로부터 보호하기 위하여 에폭시 몰딩컴파운드로 몰딩되어 있는 박형 반도체 패키지에 있어서, 상기 다이패드의 노출된 하부 표면과 전원 및 신호 공급라인이 형성된 인쇄회로기판 사이에 유전체 박막을 형성하는 점에 있다.A feature of a semiconductor package with a capacitor according to the present invention for achieving the above object is that a bonding pad of a semiconductor chip bonded by an adhesive on a die pad of a lead frame is electrically connected to an internal lead of the lead frame by a bonding wire. In a thin semiconductor package connected to the semiconductor chip and the die pad is molded with an epoxy molding compound to protect from the external environment, a printed circuit board having an exposed lower surface of the die pad and a power supply and signal supply line The point is to form a dielectric thin film therebetween.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터를 구비한 반도체 패키지 제조방법의 특징은, 리드 프레임의 다이패드상에 접착제에 의해 접착된 반도체 칩을 본딩 와이어에 의해 리드 프레임의 내부 리드와 전기적으로 연결한 후, 상기 반도체 칩 및 상기 다이패드를 외부 환경으로부터 보호하기 위하여 다이패드의 하부를 노출시켜서 에폭시 몰딩 컴파운드로 몰딩하는 단계와; 상기 다이패드의 노출된 하부 표면에 유전체 박막을 형성시키는 단계와; 상기 유전체 부분과 결합될 부분이 형성된 인쇄회로기판을 준비하는 단계와; 상기 인쇄회로기판에 상기 유전체 박막이 형성된 반도체 패키지를 부착시키는 단계로 구성된 점에 있다.A feature of the method for manufacturing a semiconductor package with a capacitor according to the present invention for achieving the above object is that the semiconductor chip bonded by an adhesive on the die pad of the lead frame is electrically connected to the inner lead of the lead frame by a bonding wire Then exposing the bottom of the die pad and molding it with an epoxy molding compound to protect the semiconductor chip and the die pad from an external environment; Forming a dielectric thin film on the exposed lower surface of the die pad; Preparing a printed circuit board having a portion to be joined with the dielectric portion; And attaching the semiconductor package having the dielectric thin film to the printed circuit board.
이하, 본 발명에 따른 캐패시터를 구비한 반도체 패키지의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a semiconductor package having a capacitor according to the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 따른 반도체 패키지의 일 실시예를 나타내는 도면으로서, (가)도는 정단면도이고, (b)도는 (a)도를 III-III에서 바라본 평면도이다.3 is a view showing an embodiment of a semiconductor package according to the present invention, (a) is a front cross-sectional view, (b) is a plan view of (a) as viewed from III-III.
제 3도 (a)를 참조하면, 박형 소형 패키지(30)는 리드 프레임의 다이패드(21)상에 접착제(22)에 의해 접착된 반도체 칩(23)의 본딩 패드가 금 또는 구리인 본딩 와이어(24)에 의해 리드 프레임의 내부 리드(25)와 전기적으로 연결되어 있다. 상기 반도체 칩(23) 및 상기 다이패드(21)는 습기나 열 등의 외부환경으로부터 보호하기 위하여 에폭시 몰딩 컴파운드(26)로 몰딩되어 있고, 상기 다이패드(21)의 하부면은 상기 패키지(30)의 하부에 노출되어 있다. 상기 노출된 다이패드 하부면에 에폭시 수지 또는 금속 산화물로 된 유전체 박막(31)이 형성되어있다. 상기 인쇄회로기판(28) 상에는 전원 및 신호 공급라인이 실장밀도를 높이기 위해 4층으로 배선되어 있고, 상기 반도체 패키지(30)를 실장하기에 적합한 랜드패턴(29)이 형성되어있다. 특히 상기 인쇄회로기판(28) 상에는 상기 반도체 패키지(30)의 하부에 형성된 유전체 박막(31)에 대응되는 회로전원(Vcc) 공급영역(32)이 형성되어 있다.Referring to FIG. 3 (a), the thin compact package 30 has a bonding wire in which a bonding pad of a semiconductor chip 23 bonded by an adhesive 22 on a die pad 21 of a lead frame is gold or copper. It is electrically connected to the internal lead 25 of the lead frame by 24. The semiconductor chip 23 and the die pad 21 are molded with an epoxy molding compound 26 to protect from external environment such as moisture or heat, and the bottom surface of the die pad 21 is the package 30. Exposed to the bottom of). A dielectric thin film 31 of epoxy resin or metal oxide is formed on the exposed bottom surface of the die pad. On the printed circuit board 28, power and signal supply lines are wired in four layers to increase mounting density, and land patterns 29 suitable for mounting the semiconductor package 30 are formed. In particular, a circuit power supply Vcc supply region 32 corresponding to the dielectric thin film 31 formed under the semiconductor package 30 is formed on the printed circuit board 28.
제3도 (b)를 참조하면, 반도체 칩(23)이 다이패드(21)의 상부면에 접착되어 있고, 반도체 칩(23)의 본딩 패드(35)는 본딩 와이어(24)에 의해 Vcc용 내부 리드(25a)과 Vss용 내부 리드(25b)와 전기적으로 연결되어 있다. 그리고 다이패드(21)의 접지단자(21b)가 Vss용 내부 리드(25b)와 일체로 전기적으로 연결되어 있다.Referring to FIG. 3B, the semiconductor chip 23 is adhered to the upper surface of the die pad 21, and the bonding pad 35 of the semiconductor chip 23 is used for Vcc by the bonding wire 24. It is electrically connected with the internal lead 25a and the internal lead 25b for Vss. The ground terminal 21b of the die pad 21 is electrically connected to the internal lead 25b for Vss integrally.
상기 유전체 박막이 재료로 사용되는 수지는 주로 포리이미드(polyimide)수지 또는 에폭시(epoxy)수지이고, 금속 산화물은 바륨-티타늄 산화물(BaTiO3), 산화탈륨(Ta2O), 산화규소(SiO2), 질화규소( Si3N4)중 어느 하나를 선택하여 사용할 수 있다.The resin used as the dielectric thin film is mainly a polyimide resin or an epoxy resin, and the metal oxide is barium-titanium oxide (BaTiO 3 ), thallium oxide (Ta 2 O), or silicon oxide (SiO 2). ) And silicon nitride (Si 3 N 4 ) can be selected and used.
상기 박형 반도체 패키지는 실장 밀도를 높이기 위하여 3차원으로 적층될 수 있다. 이때는 적층된 각각의 패키지 하부면에 노출된 다이패드의 전원단자를 공통으로 묶고, 최하부에 있는 패키지와 인쇄회로기판 사이에 유전체 박막을 형성하여 상기 전원단자를 연결시킴으로써 노이즈를 효과적으로 방지할 수 있다.The thin semiconductor package may be stacked in three dimensions to increase the mounting density. In this case, the power terminals of the die pads exposed on the bottom surfaces of the stacked packages are commonly tied, and a dielectric thin film is formed between the package and the printed circuit board at the bottom to connect the power terminals to effectively prevent noise.
이하, 박형 반도체패키지 제조 방법에 대해서 서술한다. 우선, 박형 패키지를 준비한다. 즉, 리드 프레임의 다이패드(21)의 상부면에 접착제(22)로 반도체 칩(23)을 접착시키고, 상기 반도체 칩(23)에 형성된 본딩패드와 리드 프레임의 내부리드에 형성된 본딩 패드를 전기적으로 연결한 다음, 상기 반도체 칩(23) 및 상기 다이패드(21)를 외부 환경으로부터 보호하기 위하여 다이패드(21)의 하부를 노출시켜서 에폭시 몰딩 컴파운드(26)로 몰딩한다. 이렇게 준비된 박형 반도체 패키지(30)의 표면에서 노출된 다이패드(21)의 하부면에 금속산화물 또는 수지 등으로 유전체박막(31)을 형성시킨다. 상기 유전체 박막(31)이 형성된 반도체 패키지를 실장하기 위하여, 그에 적합한 랜드패턴(29)과 전원 및 신호 공급라인(32)이 형성된 인쇄회로기판(28)을 준비하고, 상기 인쇄회로기판(28)상에 상기 유전체 박막(31)이 형성된 반도체 패키지(30)를 실장시킨다.Hereinafter, the manufacturing method of a thin semiconductor package is described. First, prepare a thin package. That is, the semiconductor chip 23 is adhered to the upper surface of the die pad 21 of the lead frame by the adhesive 22, and the bonding pad formed on the semiconductor chip 23 and the bonding pad formed on the inner lead of the lead frame are electrically connected. In order to protect the semiconductor chip 23 and the die pad 21 from the external environment, the bottom of the die pad 21 is exposed and molded into the epoxy molding compound 26. The dielectric thin film 31 is formed of metal oxide or resin on the lower surface of the die pad 21 exposed on the surface of the thin semiconductor package 30 thus prepared. In order to mount the semiconductor package on which the dielectric thin film 31 is formed, a printed circuit board 28 having a land pattern 29 and a power supply and signal supply line 32 suitable therein is prepared, and the printed circuit board 28 is prepared. The semiconductor package 30 having the dielectric thin film 31 formed thereon is mounted thereon.
제4도는 제 3도에 나타낸 본 발명에 따른 반도체 패키지의 회로전원(Vcc)과 전체전원(Vss)간의 전기적인 등가회로도를 나타내고 있다.4 shows an electrical equivalent circuit diagram between the circuit power supply Vcc and the entire power supply Vss of the semiconductor package according to the present invention shown in FIG.
제 4도에서 상기 도면에 나타낸 도면부호 Lb는 인쇄회로기판의 리액턴스 성분, Lc는 유전체막의 리액턴스 성분, Ld는 다이패드의 리액턴스 성분, Lw는 본딩 와이어의 리액턴스 성분, RL은 반도체 칩 패턴의 레지스터스 성분, LI는 리드 프레임의 리액턴스성분, LIp는 랜드패턴의 리액턴스 성분, C는 유전체 박막의 캐패시터 성분을 나타낸다.In FIG. 4, reference numeral Lb in the drawing denotes a reactance component of a printed circuit board, Lc is a reactance component of a dielectric film, Ld is a reactance component of a die pad, Lw is a reactance component of a bonding wire, and R L is a resistor of a semiconductor chip pattern. The switch component, LI denotes the reactance component of the lead frame, LIp denotes the reactance component of the land pattern, and C denotes the capacitor component of the dielectric thin film.
제2도에 나타낸 종래의 반도체 패키지에서는 인쇄회로기판(28)과 리드 프레임 다이패드(21) 사이에 별도의 유전체 막이 형성되어 있지 않으므로 제 3도의 본발명 실시예와는 달리 제 4도의 회로에서 인쇄회로기판의 리액턴스 성분(Lb), 유전체막의 리액턴스 성분(Lc), 다이패드의 리액턴스 성분(Ld)이 존재하지 않고, 본딩와이어의 리액턴스 성분(Lw), 반도체 칩 패턴의 레지스터스 성분(RL), 리드프레임의 리액턴스 성분(LI), 랜드패턴의 리액턴스 성분(LIp)만이 직렬로 연결되어 있다. 반면에, 제 3도에 나타낸 본 발명의 반도체 패키지에서는 인쇄회로기판(28)과 리드 프레임 다이패드(21) 사이에 별도의 유전체막이 형성되어 있으므로, 종래 기술의 실시예와는 달리 제 4도의 회로에서 인쇄회로기판의 리액턴스 성분(Lb), 유전체막의 리액턴스 성분(Lc), 다이패드이 리액턴스 성분(Ld)이 존재하지 않고, 본딩 와이어의 리액턴스 성분(Lw), 반도체 칩 패턴의 레지스터스 성분(RL), 리드 프레임의 리액턴스 성분(LI),랜드패턴의 리액턴스 성분(LIp)의 직렬 성분외에도 이들과 별도로 병렬로 연결된 리액턴스 성분 즉, 인쇄회로기판의 리액터스 성분(Lb), 유전체막의 리액턴스 성분(Lc), 다이패드의 리액턴스 성분(Ld)이 존재한다.In the conventional semiconductor package shown in FIG. 2, since a separate dielectric film is not formed between the printed circuit board 28 and the lead frame die pad 21, it is printed in the circuit of FIG. 4 unlike the embodiment of FIG. The reactance component Lb of the circuit board, the reactance component Lc of the dielectric film, the reactance component Ld of the die pad do not exist, the reactance component Lw of the bonding wire, and the resistance component R L of the semiconductor chip pattern. Only the reactance component LI of the lead frame and the reactance component LIp of the land pattern are connected in series. On the other hand, in the semiconductor package of the present invention shown in FIG. 3, since a separate dielectric film is formed between the printed circuit board 28 and the lead frame die pad 21, unlike the embodiment of the prior art, the circuit of FIG. The reactance component (Lb) of the printed circuit board, the reactance component (Lc) of the dielectric film, the reactant component (Ld) of the die pad, the reactance component (Lw) of the bonding wire, the resist component (R L ) of the semiconductor chip pattern ), In addition to the series components of the reactance component LI of the lead frame and the reactance component LIp of the land pattern, the reactance components connected in parallel to them separately, that is, the reactance component Lb of the printed circuit board, and the reactance component Lc of the dielectric film. ), The reactance component Ld of the die pad is present.
따라서, 본 발명에 따른 반도체 패키지는 종래의 반도체 패키지에 비하여 병렬성분 만큼 리액턴스가 매우 크게 줄어들게 되므로 결과적으로 반도체 패키지의 노이즈가 훨씬 줄어든다.Therefore, the semiconductor package according to the present invention has a much smaller reactance than the conventional semiconductor package by the parallel component, and as a result, the noise of the semiconductor package is much reduced.
따라서, 상기한 캐패시터를 구비한 반도체 패키지 및 그 제조방법을 따르면, 다이패드의 하면과 인쇄회로기판 사이에 캐패시터의 할을 수행하는 유전체 박막을 형성하여 그 상부에 반도체 칩을 실장함으로써, 반도체 장치의 스위칭 속도를 빠르게 하고, 노이즈를 크게 감소시켜 반도체 장치의 전기적인 성능을 크게 향상시킬 수 있다.Therefore, according to the semiconductor package having the above-described capacitor and a method of manufacturing the same, a semiconductor thin film is formed between the lower surface of the die pad and the printed circuit board to mount the semiconductor chip on the upper portion of the semiconductor device. By increasing the switching speed and greatly reducing the noise, the electrical performance of the semiconductor device can be greatly improved.
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