KR0123686Y1 - A bipolar transistor - Google Patents
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- 238000002955 isolation Methods 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 4
- 230000003647 oxidation Effects 0.000 claims abstract description 3
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 abstract description 9
- 238000005549 size reduction Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 고안은 제 1 도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성된 제 2 도전형의 제 1 매립층과, 상기 반도체기판 상의 상기 제 1 매립층의 측면에 형성된 채널스톱층으로 사용되는 제 1 도전형의 제 2 매립층과, 상기 제 1 및 제 2 매립층을 포함하는 반도체기판의 전표면에 마스크를 사용하지 않고 열산화하여 형성된 제 1 격리층과 상기 제 1 격리층 상에 화학기상증착 방법으로 증착된 실리콘 산화막으로 이루어진 제 2 격리층이 상기 제 1 매립층이 노출되도록 패터닝되어 형성된 소자 격리층과, 상기 노출된 제 1 매립층 상에 선택적으로 에피 성장되어 형성된 소자형성층을 포함한다. 그러므로, 소자 격리층으로 기판과 동일도전형의 이온층을 사용하는 대신에 산화막을 사용하므로써 디자인 룰을 감소시켜 칩의 사이즈를 줄였으며, 트랜치를 형성하여 그 내부에 에피층을 선택적으로 성장시키므로써 격리층의 폭을 최소화하여, 최소화된 트랜지스터를 설계할 수 있어서 디바이스의 동작 특성이 향상되고, 특히 TTL의 경우, 트랜지스터의 사이즈가 최소화되어 스피드 특성이 상당히 개선된 한편, 소자 격리층으로서의 산화막을 로코스공정을 사용하여 형성시키지 않으므로, 버즈빅에 의한 소자 형성영역의 크기감소를 막을 수 있어서, 트랜지스터의 크기를 줄일 수 있으며, 버즈빅이 형성되지 않아 표면이 평탄화되어 다층구조의 금속배선층 형성시 발생하는 스테커버리지 문제를 해결한다.The present invention provides a semiconductor substrate of a first conductivity type, a first buried layer of a second conductivity type formed in a predetermined portion on the semiconductor substrate, and a first channel stop layer formed on a side surface of the first buried layer on the semiconductor substrate. By chemical vapor deposition on the first isolation layer and the first isolation layer formed by thermal oxidation without using a mask on the entire surface of the semiconductor substrate including the conductive buried layer and the first and second buried layers. A second isolation layer made of a deposited silicon oxide film includes a device isolation layer formed by patterning the first buried layer to expose the first buried layer, and a device formation layer selectively epitaxially grown on the exposed first buried layer. Therefore, instead of using an ion layer of the same conductivity type as the substrate as the device isolation layer, an oxide film is used to reduce the size of the chip by reducing the design rule.Isolation is achieved by selectively growing the epi layer inside the trench by forming a trench. By minimizing the width of the layer, it is possible to design a minimized transistor, which improves the operating characteristics of the device. In particular, in the case of TTL, the size of the transistor is minimized to significantly improve the speed characteristics, while the oxide film as a device isolation layer is used as a locus. Since it is not formed using a process, it is possible to prevent the size reduction of the device formation region by Buzzvik, thereby reducing the size of the transistor, and because the surface is flattened because Buzzvik is not formed, Resolve the coverage problem.
Description
제 1 도는 종래의 바이폴라 트랜지스터의 구조를 형성하는 방법의 각 단계를 설명한 도면.1 is a view for explaining each step of the method for forming the structure of a conventional bipolar transistor.
제 2 도는 본 고안의 바이폴라 트랜지스터의 구조를 형성하는 방법의 각 단계를 설명한 도면.2 is a view for explaining each step of the method for forming the structure of the bipolar transistor of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,30 : 반도체 기판 11,31 : 제 1 마스크층10,30 semiconductor substrate 11,31 first mask layer
12,32 : 제 1 매립층 13 : 에피층12,32 first buried layer 13 epi layer
14,33 : 제 2 마스크층 15,39 : 소자 형성층14,33: second mask layer 15,39: element formation layer
16 : 소자 격리 이온층 17,40 : 베이스영역16 device isolation ion layer 17,40 base region
18,41 : 에미터영역 19,42 : 컬렉터영역18,41 emitter area 19,42 collector area
20,43 : 소자 상부 절연층 21,44 : 금속배선층20,43: top insulating layer 21,44: metal wiring layer
34 : 제 2 매립층 35 : 제 1 절연층34: second buried layer 35: first insulating layer
36 : 제 2 절연층 37 : 제 1 격리층36: second insulating layer 37: first insulating layer
38 : 제 2 격리층38: second isolation layer
본 고안은 바이폴라 트랜지스터에 관한 것으로서, 특히, 칩 사이즈를 최소화하는 데 적당하도록 한 바이폴라 트랜지스터에 관한 것이다.The present invention relates to a bipolar transistor, and more particularly, to a bipolar transistor that is suitable for minimizing chip size.
종래의 바이폴라 트랜지스터의 구조는 제 1 도의 (g)와 같이, 반도체 기판(10)상에 소정 깊이로 소정 거리를 두고 형성되어 기판과 동일 도전형의 고농도 불순물이 포함된 소자 격리 이온층(16)과, 소자 격리 이온층사이에 소자 격리 이온층의 깊이보다 깊이 소정 두께로 형성시킨 기판과 반대도전형의 매립층(buried layer)(12)과, 매립층의 상부에 형성시킨 기판과 반대도전형의 에피층(epitaxial layer)으로 된 소자 형성층(15)과, 소자 형성층 내부에 소정 깊이, 소정 넓이로 형성시킨 베이스영역(17)과, 베이스영역 내부에 소정 깊이로 형성시킨 에미터영역(18)과, 에피층 내부에 베이스영역과 소정 거리를 두고 소정 깊이 소정 넓이로 형성시킨 컬렉터영역(19)과, 기술한 소자 격리 영역과 소자 형성층과 베이스영역과 컬렉터영역과 에미터영역의 상부에 위치하며 베이스영역과 에미터영역과 컬렉터영역이 외부와 연결될 수 있도록 콘택 홀을 형성시킨 소자 상부 절연층(20)과, 각영역의 상면으로부터 콘택 홀을 통하여 절연층의 상부까지 형성시킨 금속 배선층(21)으로 이루어져 있었다.The structure of a conventional bipolar transistor is formed on the semiconductor substrate 10 at a predetermined depth with a predetermined distance, as shown in FIG. 1G, and includes a device isolation ion layer 16 containing high concentration impurities of the same conductivity type as the substrate. A buried layer 12 of the opposite conductivity type to the substrate formed between the device isolation ion layers to a predetermined thickness deeper than the depth of the device isolation ion layer, and an epitaxial layer of the opposite conductivity to the substrate formed on the buried layer. an element formation layer 15 formed of a layer, a base region 17 formed at a predetermined depth and a predetermined width inside the element formation layer, an emitter region 18 formed at a predetermined depth inside the base region, and an epi layer. A collector region 19 formed at a predetermined depth and a predetermined width at a predetermined distance from the base region, and located above the element isolation region, element formation layer, base region, collector region, and emitter region described above. A device upper insulating layer 20 in which contact holes are formed so that the switch region, the emitter region and the collector region can be connected to the outside, and the metal wiring layer 21 formed from the upper surface of each region to the upper portion of the insulating layer through the contact holes. It consisted of
이러한 구조의 바이폴라 트랜지스터를 제조하는 방법은 제 1 도와 같다.The method of manufacturing the bipolar transistor of this structure is the same as that of the first diagram.
먼저, 제 1 도의 (a)와 같이, 반도체 기판(p-sub)(10)상에 절연막을 형성하고 포토리쏘그래피 방법으로 소정 부분이 노출되도록 패터닝하여 제 1 마스크층(11)을 형성시킨다. 그리고, 반도체기판(10) 상의 제 1 마스크층(11)이 형성되지 않아 노출된 부분에 Sb2O3를 데포지션(deposition) 한 후, 확산시켜 기판과 반대 도전형의 매립층(NBL: n buried layer)(12)을 형성시킨다.First, as shown in FIG. 1A, an insulating film is formed on a semiconductor substrate (p-sub) 10 and patterned to expose a predetermined portion by a photolithography method to form a first mask layer 11. In addition, after depositing Sb 2 O 3 on the exposed portion of the semiconductor substrate 10 where the first mask layer 11 is not formed, the buried layer (NBL: n buried) having a conductivity type opposite to that of the substrate is diffused. layer 12 is formed.
다음으로, 제 1 도의 (b)와 같이, 제 1 마스크층(11)을 제거한다. 그리고, 매립층(12)이 형성된 반도체 기판(10)의 상면에 에피층(13)을 형성시킨다. 에피층(13)을 형성시키는 과정에서 매립층(12)에 도핑된 불순물이 에피층(13)으로도 확산된다.Next, as shown in FIG. 1B, the first mask layer 11 is removed. The epi layer 13 is formed on the upper surface of the semiconductor substrate 10 on which the buried layer 12 is formed. In the process of forming the epitaxial layer 13, impurities doped in the buried layer 12 are also diffused into the epitaxial layer 13.
다음으로, 제 1 도의 (c)와 같이, 반도체기판(10)상에 절연막을 형성시키고, 이를 패터닝하여 제 2 마스크층(14)을 형성시킨다.Next, as shown in FIG. 1C, an insulating film is formed on the semiconductor substrate 10 and patterned to form the second mask layer 14.
다음으로, 제 1 도의 (d)와 같이, 제 2 마스크층(14)을 마스크로 사용하여 기판(10)과 반대 도전형(n형)의 이온을 주입하여 소자격리층(16)을 형성한다. 이때, 소자격리층(16)을 매립층(12)과 접촉되어 전기적으로 연결되게 형성하는 데, 이 소자격리층(16)의 형성에 의하여 에피층(13)에 소자 형성 영역이 정의되어 소자 형성층(15)이 형성된다. 그리고, 반도체기판(10) 상에 잔류하는 제 2 마스크층(14)을 제거한다.Next, as shown in FIG. 1D, the device isolation layer 16 is formed by implanting ions of opposite conductivity type (n-type) from the substrate 10 using the second mask layer 14 as a mask. . At this time, the device isolation layer 16 is formed in contact with the buried layer 12 to be electrically connected. By forming the device isolation layer 16, an element formation region is defined in the epi layer 13. 15) is formed. Then, the second mask layer 14 remaining on the semiconductor substrate 10 is removed.
다음으로, 제 1 도의 (e)와 같이, 소자 형성층(15)에 소정 부위에 베이스 이온 주입을 수행하여 베이스영역(17)을 형성한다.Next, as shown in FIG. 1E, the base region 17 is formed by performing base ion implantation on a predetermined portion of the element formation layer 15.
다음으로, 제 1 도의 (f)와 같이, 에미터, 컬렉터 이온주입하여 베이스영역(17) 내에 에미터영역(18)을, 소자 형성층(15) 내에 컬렉터영역(19)을 형성한다.Next, as shown in FIG. 1 (f), emitter and collector ions are implanted to form the emitter region 18 in the base region 17 and the collector region 19 in the element formation layer 15.
다음으로, 제 1 도의 (g)와 같이, 소자격리층(16)과, 소자격리층(16)에 의하여 정의된 소자형성층(15)과, 소자 형성층(15) 내에 형성된 베이스영역(17) 및 컬렉터영역(19)과 이 베이스영역(17) 내에 형성시킨 에미터영역(18)이 형성된 반도체기판(10)의 전면에 소자 상부 절연층(20)을 형성한다. 그리고, 소자 상부 절연층(20)을 패터닝하여 베이스영역(17)과 에미터영역(18)과 컬렉터영역(19)이 외부와 연결될 수 있도록 콘택 홀을 형성시키고, 콘택 홀에 금속을 충전시켜 금속배선층(21)을 형성시키는 단계를 거쳐 이루어진다.Next, as shown in FIG. 1G, the device isolation layer 16, the device formation layer 15 defined by the device isolation layer 16, the base region 17 formed in the device formation layer 15, and A device upper insulating layer 20 is formed on the entire surface of the semiconductor substrate 10 on which the collector region 19 and the emitter region 18 formed in the base region 17 are formed. The device upper insulating layer 20 is patterned to form a contact hole so that the base region 17, the emitter region 18, and the collector region 19 can be connected to the outside, and the metal is filled in the contact hole. The wiring layer 21 is formed through a step.
이와 같은 구조의 종래 바이폴라 트랜지스터는 소자격리를 위해 기판과 반대 도전형 이온 주입을 실시함으로써 이온주입후, 확산과정에서 격리 면적이 커져, 베이스와 격리영역간의 디자인룰에 의해 칩사이즈가 커지게 되는 문제점을 가지고 있었다.In the conventional bipolar transistor having such a structure, the isolation area is increased during implantation after ion implantation by implanting the opposite conductivity type ion into the substrate for device isolation, thereby increasing the chip size due to the design rule between the base and the isolation region. Had
본 고안은 선택적인 에피성장을 통해서 격리를 위한 면적을 최소화하고 산화막에 의해 소자가 격리되어 베이스가 격리 영역과 접촉되게 형성되므로 칩 사이즈의 증가를 감소시킬 수 있는 바이폴라 트랜지스터를 제공함에 있다.The present invention provides a bipolar transistor capable of minimizing an area for isolation through selective epitaxial growth and forming an element in contact with an isolation region by isolation of an element by an oxide film, thereby reducing an increase in chip size.
상기 목적을 달성하기 위한 본 고안에 따른 반도체기판의 소자형성층에 콜렉터, 베이스, 및 에미터 영역을 형성하여서 되는 바이폴라 트랜지스터에 있어서, 제 1 도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성된 제 2 도전형의 제 1 매립층과, 상기 반도체기판 상의 상기 제 1 매립층의 측면에 형성된 채널스톱층으로 사용되는 제 1 도전형의 제 2 매립층과, 상기 제 1 및 제 2 매립층를 포함하는 반도체기판의 전표면에 마스크를 사용하지 않고 열산화하여 형성된 제 1 격리층과 상기 제 1 격리층 상에 화학기상증착 방법으로 증착된 실리콘 산화막으로 이루어진 제 2 격리층이 상기 제 1 매립층이 노출되도록 패터닝되어 형성된 소자 격리층과, 상기 노출된 제 1 매립층 상에 선택적으로 에피 성장되어 형성된 소자형성층을 포함한다.In a bipolar transistor in which a collector, a base, and an emitter region are formed in an element formation layer of a semiconductor substrate according to the present invention for achieving the above object, a semiconductor substrate of a first conductivity type and a predetermined portion on the semiconductor substrate are formed. A semiconductor substrate comprising a first buried layer of a second conductivity type, a second buried layer of a first conductivity type used as a channel stop layer formed on a side surface of the first buried layer on the semiconductor substrate, and the first and second buried layers. A second isolation layer formed of a first isolation layer formed by thermal oxidation without using a mask on the entire surface and a silicon oxide film deposited by chemical vapor deposition on the first isolation layer is patterned to expose the first buried layer. A device isolation layer and a device formation layer selectively epitaxially grown on the exposed first buried layer.
이하, 첨부한 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 고안의 바이폴라 트랜지스터는 제 2 도의 (i)와 같이, 반도체기판(30) 내부에 형성시킨 기판(10)과 반대 도전형의 제 1 매립층(32)과, 제 1 매립층(32)의 측면에 채널스톱층으로 형성시킨 기판(10)과 동일 도전형의 제 2 매립층(34)과, 제 2 매립층(34)의 상부에 형성시킨 제 1 격리층(37)과 제 2 격리층(38)을 포함하는 소자 격리층과, 소자 격리층에 의하여 정의된 소자 영역에 에피층으로 형성시킨 소자형성층(39)으로 이루어진다. 이때, 소자 격리층의 제 1 격리층(37)은 실리콘 산화막으로 형성시키고, 제 2 격리층(38)은 화학기상증착(Chemical Vapor Deposition:이하, CVD라 칭함) 방법으로 증착되는 실리콘 산화막으로 형성시킨다.The bipolar transistor of the present invention, as shown in (i) of FIG. 2, has a first buried layer 32 of a conductivity type opposite to the substrate 10 formed inside the semiconductor substrate 30 and a side surface of the first buried layer 32. The second buried layer 34 of the same conductivity type as the substrate 10 formed of the channel stop layer and the first isolation layer 37 and the second isolation layer 38 formed on the second buried layer 34 are formed. And a device isolation layer 39 formed of an epitaxial layer in the device region defined by the device isolation layer. In this case, the first isolation layer 37 of the device isolation layer is formed of a silicon oxide film, and the second isolation layer 38 is formed of a silicon oxide film deposited by chemical vapor deposition (hereinafter, referred to as CVD). Let's do it.
이러한 본 고안의 바이폴라 트랜지스터는 다음과 같은 제조 방법으로 형성시킨다.The bipolar transistor of the present invention is formed by the following manufacturing method.
먼저, 제 2 도의 (a)와 같이, 반도체기판(p-sub)(30) 상에 절연막을 형성시키고, 이 절연막을 사진식각 방법으로 패터닝하여 제 1 마스크층(31)을 형성한다. 그리고, 반도체기판(30) 상의 제 1 마스크층(31)이 형성되지 않아 노출된 부분에 Sb2O3를 데포지션(deposition) 한 후, 확산시켜 기판과 반대 도전형의 매립층(NBL: n buried layer)(32)을 형성한다.First, as shown in FIG. 2A, an insulating film is formed on a semiconductor substrate (p-sub) 30, and the insulating film is patterned by a photolithography method to form a first mask layer 31. In addition, after depositing Sb 2 O 3 on the exposed portion of the semiconductor substrate 30 where the first mask layer 31 is not formed, a buried layer (NBL: n buried) having a conductivity type opposite to that of the substrate is diffused. layer 32 is formed.
다음으로, 제 2 도의 (b)와 같이, 제 1 마스크층(31)을 제거한다. 그리고, 다시, 반도체기판(30) 상부에 절연막을 형성하고 패터닝하여 제 2 마스크층(33)을 형성한 후 이를 마스크로 사용하여 반도체기판(10)에 동일 도전형의 불순물을 이온주입하여 채널 스톱층으로 사용되는 제 2 매립층(34)을 형성한다.Next, as shown in FIG. 2B, the first mask layer 31 is removed. Then, an insulating film is formed on the semiconductor substrate 30 and patterned to form the second mask layer 33, and then, as a mask, ion implantation of impurities of the same conductivity type into the semiconductor substrate 10 is performed to stop the channel. A second buried layer 34 used as a layer is formed.
다음으로, 제 2 도의 (c)와 같이, 제 2 마스크층(33)을 제거한다. 그리고, 제 1 매립층(32)과 제 2 매립층(34)을 활성화시키면서 반도체기판(30)의 상부를 열산화하여 제 1 매립층(32)과 제 2 매립층(34)을 덮는 제 1 절연층(35)을 형성한다.Next, as shown in FIG. 2C, the second mask layer 33 is removed. The first insulating layer 35 covering the first buried layer 32 and the second buried layer 34 by thermally oxidizing the upper portion of the semiconductor substrate 30 while activating the first buried layer 32 and the second buried layer 34. ).
다음으로, 제 2 도의 (d)와 같이, 제 1 절연층(35) 상에 실리콘산화막을 CVD방법으로 증착하여 제 2 절연층(36)을 형성한다.Next, as shown in FIG. 2D, a silicon oxide film is deposited on the first insulating layer 35 by CVD to form a second insulating layer 36.
다음으로, 제 2 도의 (e)와 같이, 반도체기판(30)의 상부에 형성된 제 2 및 제 1 절연층을 소자 형성영역을 정의 하여 비등방 식각한다. 이때, 식각은 제 1 매립층(35)이 드러날 때까지 실시한다. 따라서, 제 1 격리층(37)과 제 2 격리층(38)이 형성된다.Next, as shown in FIG. 2E, the second and first insulating layers formed on the semiconductor substrate 30 are anisotropically etched by defining element formation regions. At this time, etching is performed until the first buried layer 35 is exposed. Thus, the first isolation layer 37 and the second isolation layer 38 are formed.
다음으로, 제 2 도의 (f)와 같이, 노출된 제 1 매립층(32)의 상부에 에피층을 선택적으로 성장(selective epitaxial growth)시킨다. 이때, 에피층은 제 1 매립층(32) 상의 제 1 및 제 2 격리층(37)(38)의 사이를 충전시키면서 제 2 격리층(38)의 높이까지 성장되도록 하여 소자 형성층(39)을 형성시킨다.Next, as shown in FIG. 2 (f), the epitaxial layer is selectively grown on the exposed first buried layer 32. At this time, the epi layer is grown to the height of the second isolation layer 38 while filling between the first and second isolation layers 37 and 38 on the first buried layer 32 to form the element formation layer 39. Let's do it.
다음으로, 제 2 도의 (g)와 같이, 소자 형성층(39) 내의 소정 부위에 베이스 이온주입을 실시하여 베이스영역(40)을 형성시킨다.Next, as shown in FIG. 2G, base ion implantation is performed to form a base region 40 in a predetermined portion of the element formation layer 39.
다음으로, 제 2 도의 (h)와 같이, 에미터, 컬렉터 이온주입을 수행하여 베이스영역(40) 내에 에미터영역(41)을, 소자 형성층(39) 내에 컬렉터영역(42)을 형성시킨다.Next, as shown in FIG. 2 (h), emitter and collector ion implantation are performed to form the emitter region 41 in the base region 40 and the collector region 42 in the element formation layer 39.
다음으로, 제 2 도의 (i)와 같이, 소자 격리층의 제 2 격리층(38)과, 소자격리층에 의하여 정의된 소자 형성층(39)과, 소자 형성층(39) 내에 형성된 베이스영역(40) 및 컬렉터영역(42)과 베이스영역(40) 내에 형성된 에미터영역(41)을 갖는 반도체기판(30)의 전면에 소자 상부 절연층(43)을 형성시키고, 이어, 베이스영역(40)과 에미터영역(41)과 컬렉터영역(42)이 외부와 연결될 수 있도록 콘택 홀을 형성시키고, 콘택 홀에 금속을 충전시켜 금속배선층(44)을 형성시키므로써, 본 고안의 바이폴라 트랜지스터를 제조한다.Next, as shown in FIG. 2 (i), the second isolation layer 38 of the device isolation layer, the device formation layer 39 defined by the device isolation layer, and the base region 40 formed in the device formation layer 39. ) And an upper insulating layer 43 formed on the front surface of the semiconductor substrate 30 having the collector region 42 and the emitter region 41 formed in the base region 40. The bipolar transistor of the present invention is manufactured by forming a contact hole so that the emitter region 41 and the collector region 42 can be connected to the outside, and filling the contact hole with a metal to form the metal wiring layer 44.
본 발명은 소자 격리층으로 반도체기판과 동일한 도전형의 이온층을 사용하는 대신에 산화막을 사용하므로써 디자인 룰을 감소시켜 칩의 사이즈를 줄였다. 그리고, 트랜치를 형성하여 그 내부에 에피층을 선택적으로 성장시키므로써 격리층의 폭을 최소화하여, 최소화된 트랜지스터를 설계할 수 있어서 디바이스의 동작 특성이 향상되고, 특히 TTL의 경우, 트랜지스터의 사이즈가 최소화되어 스피드 특성이 상당히 개선된다.The present invention reduces the size of the chip by reducing the design rule by using an oxide film instead of using the same conductive ion layer as the semiconductor substrate as the device isolation layer. In addition, by forming a trench and selectively growing an epitaxial layer therein, the width of the isolation layer can be minimized, thereby minimizing the width of the isolation layer, thereby improving the operation characteristics of the device. Minimized to significantly improve speed characteristics.
또한, 소자 격리층으로서의 산화막을 로코스공정을 사용하여 형성시키지 않으므로, 버즈빅에 의한 소자 형성영역의 크기감소를 막을 수 있어서, 트랜지스터의 크기를 줄일 수 있으며, 버즈빅이 형성되지 않아 표면이 평탄화되어 다층구조의 금속 배선층 형성시 발생하는 스테커버리지(step coverage)문제를 해결할 수 있는 효과가 있다.In addition, since the oxide film as the device isolation layer is not formed by the LOCOS process, the size of the device formation region can be prevented by BuzzBi, so that the size of the transistor can be reduced, and the surface is flattened because BuzzBi is not formed. Therefore, there is an effect that can solve the step coverage (step coverage) problem that occurs when forming a multi-layer metal wiring layer.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950000538U KR0123686Y1 (en) | 1995-01-14 | 1995-01-14 | A bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950000538U KR0123686Y1 (en) | 1995-01-14 | 1995-01-14 | A bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960027799U KR960027799U (en) | 1996-08-17 |
| KR0123686Y1 true KR0123686Y1 (en) | 1998-10-01 |
Family
ID=19406718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019950000538U KR0123686Y1 (en) | 1995-01-14 | 1995-01-14 | A bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0123686Y1 (en) |
-
1995
- 1995-01-14 KR KR2019950000538U patent/KR0123686Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960027799U (en) | 1996-08-17 |
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