KR0122092B1 - 저전력형 TTL-to-CMOS 변환기 - Google Patents

Abstract

본 발명의 TTL-to-CMOS 변환기는 입력단자로부터 게이트 입력을 받아 출력단자를 충전 또는 방전시키는 n-MOS 트랜지스터 M1와 p-MOS 트랜지스터 M2로 구성된 출력단자구동부(1)와; 게이트가 상기입력단자에 연결되고 드레인 접지된 트랜지스터 M3와, 공급전압(V_DD)이 게이트입력되고 소오스가 상기 트랜지스터 M3의 소오스와 연결되며 드레인이 상기 트랜지스터 M2의 게이트에 연결된 트랜지스터 M4로 구성되어 입력전압(V_in)이 낮을 때 상기 트랜지스터 M2의 게이트를 방전시키는 게이트방전부(2)와; 상기 출력단자가 게이트에 연결되고 드레인이 장기 트랜지스터 M2의 게이트에 연결되어 출력전압(V_out)을 되먹임시키는 트랜지스터 M5로 구성되어, 정적상태에서의 전력소모가 적을뿐아나라 입력전압(V_in)이 증가할 때와 감소할 때 서로 다른 논리문턱전압을 가지게 할 수 있어 잡음의 영향을 최소화시킬 수 있다.

Description

저전력형 TTL-to-CMOS 변환기

제 1도는 종래의 TTL-to-CMOS 변환기.

제2도는 본 발명의 TTL-to-CMOS 변환기의 회로도.

제3도는 본 발명의 TTL-to-CMOS 변환기의 전압전달 특성곡선.

제4도는 종래의 TTL-to-CMOS 변환기의 소모전력곡선.

제5도는 본 발명의 TTL-to-CMOS 변환기의 소모전력곡선이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 출력만자구동부 2 : 게이트방전부

M1-M5 : MOS 트랜지스더 V_in: 입력전압

V_out: 출력전압 V_DD: 공급전압

V_Tn1,V_Tn4: nMOS 트랜지스터의 문턱전압(숫자는 트랜지스터 번호)

V_Tp2,V_Tp3,V_Tp5: pMOS 트랜지스터의 문턱전압(숫자는 트랜지스터 번호).

본 발명은 TTL-to-CMOS 변환기에 관한 것으로, 특히 통상의 TTL 출력 전압(논리 1일때 3.4V, 논리 ''0일때 0.2V)에 대해 정적상태에서의 전력 소모가 없고 히스테리시스 특성을 갖고 있어 잡음에 강하도록 설계원 TTL-to-CMOS 변환기에 관한 것이다.

대부분의 CMOS 회로는 TTL 주변회로의 출력을 받아들여 동작하게 되므로 그러한 CMOS 회로가 정상적으로 동작하기 위해서는 TTL-to-CMOS 변환기가 필요하게 되는데, 현재 가장 흔히 쓰이는 TTL-to-CMOS 변환기는 제1도에 나타낸 것과 같이 3개의 CMOS 반전기가 직렬로 연결구성되어, 각 반전기의 n-MOS 트랜지스터와 p-MOS 트랜지스터의 크기비를 조절함으로써 논리문턱전압을 14V로 만드는 형태이다. 그러나, 이러한 종래의 TTL-to-CMOS 변환기는 TTL 출력이 논리 1인 경우(보통 3.4V) 첫번째 CMOS 반전기의 pMOS 트랜지스터와 nMOS 트랜지스터가 동시에 커지게 되므로 정적상태에서 전력소모가 발생되고, 또한 TTL 회로의 fan-out이 많아질수록 TTL의 출력전압도 논리 1일 경우에도 2V정도까지 낮아질 수 있어 전력소모는 더욱 늘어나게 되는 한편, 출력이 0V에서 5V로 올라가는데 걸리는 시간이 5V에서 0V로 떨어지는데 걸리는 시간에 비해 매우 커지게 되는 문제점이 있었다.

또한, 통상의 TTL-to-CMOS 변환기의 전압전달특성은 입력전압이 증가할 때와 감소할 때 동일한 논리문턱전압을 가지는 단일 피크곡선을 이루고 있어 잡음에 약한 문제점이 있있다.

이에 본 발명은 정적상태에서 직렬로 연결된 트랜지스터들이 동시에 켜지지 않으므로 전력소모가 극히 적은 TTL-to-CMOS 변환기를 제공하는 것을 목적으로 한다.

본 발명의 또 다른 목적은 입력전압이 증가할 때와 감소할 때 서로 다른 논리 문턱 전압을 가지므로써 히스테리시스 특성을 가지는 TTL-to-CMOS 변환기를 제공하는 것이다.

상기한 바의 목적을 달성하기 위한 본 발명의 TTL-to-CMOS 변환기는, 입력단자로부터 게이트 입력을 받아 출력단자를 충전 또는 방전시키는 n-MOS 트랜지스터와 p-MOS 트랜지스터로 구성된 출력단자구동부와; 게이트가 상기 입력단자에 연결되고 드레인 접지된 트랜지스터와, 공급전압이 게이트입력되고 소오스가 상기 트랜지스터의 소오스와 연결되머 드레인이 상기 출력단자구동부의 p-MOS 트랜지스터의 게이트에 연결된 트랜지스터로 구성되어 입력전압이 낮을 때 상기 출럭단자구동부의 p-MOS 트랜지스터의 게이트를 방전시키는 게이트방전부 및; 상기 출력단자가 게이트에 연결되고 드레인이 상기 트랜지스터의 게이트에 연결되어 출력전압을 되먹임시키는 트랜지스터로 구성되어 정적상태에서의 전력소모가 적을뿐아나라 입력전압이 증가할 때와 감소할 때 서로 다른 논리문턱전압을 가지게 할 수 있어 잡음의 영향을 최소화시킬 수 있다.

이하 본 발명을 첨부된 예시 도면을 참조하여 상세히 설명한다.

제2도에서, 출력단자구동부(1)는 통상의 CMOS 반전기의 구성과 같이 드레인이 출력단자에 연결된 n-MOS 트랜지스터 M1과 p-MOS 트랜지스터 M2 한쌍으로 구성되되, 상기의 n-MOS 트랜지스터 M1은 소오스 접지되고 게이트가 입력단자와 연결되어 입력전압(V_in)이 증가하면 켜지게 되어 출력단자를 방전시키게 되고 입력전압(V_in)이 감소할 때는 꺼지게 되며, 상기의 p-MOS 트랜지스터 M2는 공급전압(V_DD)이 소오스에 입력되고 게이트는 출력전압(V_out)을 되먹임시키는 p-MOS 트랜지스터 M5의 드레인과 게이트방전부(2)에 연결되어 입력전압이 증가할 때는 꺼지게 되고, 입력전압(V_in)이 감소할 때는 켜져서 출력단자를 충전시키게 된다.

게이트방전부(2)는 한쌍의 p-MOS 트랜지스터 M3과 n-MOS 트랜지스터 M4로 구성되어 있는 바, P-MOS 트랜지스터 M3은 드레인접지되고 게이트가 입력단자와 연결되며 소오스는 상기의 n-MOS 트랜지스터 M4의 소오스에 연결되는 한편 n-MOS 트랜지스터 M4는 공급전압(V_DD)이 게이트로 입력되고 드레인은 상기 출력단자구동부(1)의 p-MOS 트랜지스터 M2의 게이트에 연결되도록 구성되어 있어 입력전압(V_in)이 높을 때는 트랜지스터 M3이 꺼져서 상기 출력단자구동부(l)의 p-MOS 트랜지스터 M2의 게이트가 방전되는 경로가 차단되고, 입력전압(V_in)이 낮을 때는 상기 출력단자구동부(1)의 p-MOS 트랜지스터 M2의 게이트를 방전시키게 된다.

p-MOS 트랜지스터 M5는 게이트가 출력단자와 연결되고 소오스에 공급전압(V_DD)이 가해지며 드레인은 상기 출력단자구동부(1)의 p-MOS 트랜지스듸 M2에 연결되어지게 구성되어 출력전압을 되먹임시키게 된다.

이상과 같이 구성된 회로의 동작을 입력전압(V_in) 수준이 3.4V일 때와 0.2V일 때에 대해 나누어 설명한다.

입력전압이 3.4V인 경우의 동작은 다음과 같다.

입력전압이 트랜지스터 M1의 문턱전압보다 크므로 트랜지스터 M1이 켜져서 출력단자를 방전시키게 된다. 출력단자가 방전됨에 따라 트랜지스터 M5의 게이트전압이 낮아져 트랜지스터 M5가 켜지고 트랜지스터M2의 게이트를 5V까지 충전시켜 M2는 꺼진다. 만일 트랜지스터 M4가 없다면 트랜지스터 M3의 소오스전압이 5V가 되므로 트랜지스터 M3의 게이트-소오스 전압이 문턱전압보다 커져 트랜지스터 M3이 켜지게된다. 이렇게 되면 트랜지스터 M3과 트랜지스터 M5가 동시에 켜지므로 정적상태의 전력소모가 발생된다. 하자만 트랜지스터 M3과 트랜지스터 M5 사이에 트랜지스터 M4를 삽입하면 트랜지스터 M3의 소오스 전압은 5V에서 트랜지스터 M4의 문턱전압(body effect에 의해 이 문턱전압은 1V보다 커진다)만큼 떨어진 값을 갖게 되므로 트랜지스터 M3가 꺼진다. 이와같이 입력전압이 3.4V일때 직렬로 연결된 트랜지스터들이 동시에 켜지지 않으므로 정적상태의 전력소모가 없다.

입력전압이 0.2V인 경우의 동작은 다음과 같다.

입력전압이 트랜지스터 M1의 문턱전압보다 작으므로 트랜지스터 M1은 꺼지고, 트랜지스터 M3과 트랜지스터 M4는 켜져 트랜지스터 M2의 게이트를 방전시킨다. 그러나 이때 출력전압(V_out)의 초기값이 0V이면 트랜지스터 M5는 트랜지스터 M2의 게이트를 충전시키게 되어 트랜지스터 M2의 게이트는 충전하는 경로와 방전하는 경로에 동시에 연결된다. 따라서 올바른 동작을 얻기 위해서는 트랜지스터 M2의 게이트가 방전되어야 하므로 트랜지스터 M3과 트랜지스터 M4의 전류구동능력을 트랜지스터 M5의 전류구동능력보다 크게 해야 한다. 이와같은 조건을 만족하면 트랜지스터 M2의 게이트가 방전되어 출력단자를 충전시킨다. 출력단자가 충전됨에 따라 트랜지스터 M5는 꺼지므로 이 경우에도 역시 직렬로 연결된 트랜지스터들이 동시에 켜지는 일은 없어 정적상태의 전력소모가 없다.

히스테리시스 특성은 다음과 같다

두개의 p-MOS 트랜지스터 M2 M5는 히스테리시스를 일으키는 양의 되먹임 경로를 형성한다. 따라서 이 변환기는 입력전압이 증가할 때와 감소할 때 서로 다른 논리문턱전압을 갖게 되는 바, 이들의 논리문턱전압은 다음과 같이 구할 수 있다(p-MOS 트랜지스터의 문턱전압은 모두 절대값으로 표시한다).

입력전압이 0V에서 5V로 증가할 때 출력전압이 V_DD-V_Tp5가 되어 트랜지스터 M5가 켜지기 전까지 트랜지스터 M2의 게이트 전압은 V_in+V_Tp3이다. 출력전압이 V_DD-V_Tp5보다 작아지면 트랜지스터 M5가 켜져 트랜지스터 M2의 게이트를 충전시켜 트랜지스터 M2가 완전히 꺼진다. 따라서 출력전압이 V_DD-V_Tp5되는시점이 출력이 논리 1에서 논리 0으로 바뀌는 경계가 된다. 이때 트랜지스터 Ml은 포화영역에서, 트랜지스터 M2는 선형영역에서 동작하므로 이 두 트랜지스터의 전류는 다음과 같다.

이때, V_out=V_DD-V_Tp5, V_C2=V_in+V_Tp5이고 트랜지스터 M1과 트랜지스터 M2의 전류크기는 같으므로 식(1)과 (2)로부터 논리문턱전압은 다음과 같다.

입력전압이 5V에서 0V로 감소할 때 트랜지스터 M2의 게이트 전압이 V_DD-V_Tp2가 되어 트랜지스터 M2가 켜지기 전까지 출력전압은 0V이다. 트랜지스터 M2의 게이트 전압이 V_DD-V_Tp2보다 작아지면 트랜지스터 M2가 켜져서 출력단자를 충전시킨다. 출력단자가 충전되어 전압이 올라카면 트랜지스터 M5가 꺼지므로 트랜지스터 M2의 게이트는 더 빠른 속도로 방전되어 결과적으로 출력단자를 더욱 빠르게 충전한다. 따라서 트랜지스터 M2의 게이트 전압이 V_DD-V_Tp2가 되는 시점이 출력이 논리 0에서 논리 1로 바뀌는 경계가 된다. 이때 트랜지스터 M3는 포화영역에서, 트랜지스터 M4와 트랜지스터 M5는 선형 영역에서 동작하므로이 세 트랜지스터의 전류는 다음과 같다.

이때 V_out=0V, V_G2=V_DD-V_Tp2이고 트랜지스터 M3. 트랜지스터 M4, 트랜지스터 M5의 전류크기가 모두 같으므로 식(4)(5)(6)으로부터 논리문턱전압은 다음과 같다.

위의 식(3)과 (7)을 이용하여, 2개의 논러문턱전압을 트랜지스터들의 크기비를 변화시킴으로써 조절할 수 있다.

제3도에 본 발명의 TTL-to-CMOS 변환기의 실시예에 따른 입력전압과 출럭전압의 상관관계를 도시하고 있는 바, 이들의 곡선에서 논리문턱전압이 각각 1.25V와 1.54V로 서로 상이하여 히스테리시스 특성을 관찰할 수 있다.

제4도는 제1도의 회로와 같은 종래의 TTL-to-CMOS 변환기의 정적상태에서의 전력소모특성을 도시한 것이고, 제5도는 본 말명의 TTL-to-CMOS 변환기의 전력소모특성을 도시한 것으로 이들을 비교하면 본 발명의 TTL-to-CMOS 변환기가 종래의 변환기에 비해 절대적으로 전력소모가 적을뿐아나라, 통상의 TTL 출력전압(논리 1의 경우에 3.4V, 논리 0의 경우에 0.2V)에서 종래의 변환기에서는 전력소모가 있음을 관찰할 수 있으나 본 발명의 TTL-to-CMOS 변환기에서는 전력소모가 없음을 관찰할 수 있다.

Claims (2)

1. 입력단자로부터 게이트 입력을 받아 출력단자를 방전시키는 n-MOS 트랜지스터 M1과 출력단자를 충전시키는 p-MOS 트랜지스터 M2로 구성된 출력단자구동부(1)와; 게이트가 상기 입력단자에 연결되고 드레인 접지된 트랜지스터 M3과, 공급전압(V_DD)이 게이트입력되고 소오스가 상기 트랜지스터 M3의 소오스와 연결되며 드레인이 상기 트랜지스터 M2의 게이트에 연결된 트랜지스터 M4로 구성되어 입력전압(V_in)이 낮을 때 상기 트랜지스터 M2의 게이트를 방전시키는 게이트방전부(2)와; 상기 출력단자가 게이트에 연결되고 드레인이 상기 트랜지스터 M2의 게이트에 연결되어 출력전압(V_out)을 되먹임시키는 트랜지스터 M5로 구성된 정적상태에서의 전력소모가 없는 TTL-to-CMOS 변환기.
2. 제1항에 있어서, 입력전압(V_in)이 증가할 때의 논리문턱전압(V_HL)과 입력전압(V_in)이 감소할 때의 논리문턱전압(V_LH)이 서로 다르게 구성된 것을 특징으로 하는 정적상태에서의 전력소모가 없는 TTL-to-CMOS 변환기.