KR0119153Y1 - Channel switching circuit - Google Patents

Channel switching circuit

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KR0119153Y1
KR0119153Y1 KR2019940030981U KR19940030981U KR0119153Y1 KR 0119153 Y1 KR0119153 Y1 KR 0119153Y1 KR 2019940030981 U KR2019940030981 U KR 2019940030981U KR 19940030981 U KR19940030981 U KR 19940030981U KR 0119153 Y1 KR0119153 Y1 KR 0119153Y1
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정장호
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Abstract

본 고안은 동기클럭과 프레임신호를 입력받아 상기 프레임신호의 영향으로 출력신호를 제로상태로 셋팅시킨 후 입력되는 상기 동기클럭을 카운팅하여 출력하여 제1, 제2 카운터와 전송되는 데이타의 경로를 지정하기 위한 제어신호를 출력하는 제어부를 구비하고 있는 채널 타임 스위치에 관한 것으로 특히, 상기 제1 카운터에서 출력되는 신호에 따라 입력되는 데이타를 저장하고 억세스 제어신호에 따라 저장되어 있는 데이타를 저장하고 억세스 제어 신호에 따라 저장되어 있는 데이타를 억세스하여 출력하는 제1 메모리와, 상기 제어부와 연결되는 어드레스 버스를 통하여 출력채널의 번호를 입력받고 데이타 버스를 통하여 입력채널의 번호를 입력받아 상기 제2 카운터의 출력신호가 상기 출력채널의 번호와 동일한 시점에 상기 입력채널의 번호 및 제어신호를 출력하는 제2 메모리 및 상기 제2 메모리로 부터 입력채널의 번호 및 제어신호를 입력받아 동기클럭에 따라 입력받은 입력채널의 번호를 순차적으로 증가하여 상기 제1 메모리의 데이타 억세스 신호로 제공하여 상기 제1 메모리에서 출력되는 데이타가 다중처리되도록 하는 연속 카운터기로 구성되는 것을 특징으로 하는 카운터 로직을 사용한 다중 채널 스위칭 장치를 제공하여 종래 다중 채널 타임 스위칭 장치가 단일 채널 타임 스위치를 사용하여 동시에 다중처리 하여야 하는 각 채널을 분리하여 개별적으로 채널 스위칭 동작하므로 채널스위칭 동작을 제어하는 제어부의 부하가 증가하여 시스템의 신뢰성이 저하되었던 문제점을 해소하는 효과가 있다.The present invention receives a sync clock and a frame signal, sets an output signal to zero state under the influence of the frame signal, and counts and outputs the input sync clock to designate a path of data transmitted to the first and second counters. In particular, the present invention relates to a channel time switch having a control unit for outputting a control signal for storing a data input according to a signal output from the first counter, and storing data stored according to an access control signal and access control. A first memory for accessing and outputting data stored according to a signal, an output channel number through an address bus connected to the controller, and an input channel number through a data bus to output the second counter The number of the input channel when the signal is the same as the number of the output channel A second memory outputting a control signal and a number of input channels and a control signal from the second memory are sequentially input and the input channel numbers are sequentially increased according to a synchronous clock to provide the data access signal of the first memory. By providing a multi-channel switching device using a counter logic, characterized in that it consists of a continuous counter to allow the data output from the first memory to be multi-processed by the conventional multi-channel time switching device using a single channel time switch at the same time multiple Since the channel switching operation is performed separately by separating each channel to be processed, the load of the control unit controlling the channel switching operation increases, thereby eliminating the problem that the reliability of the system is degraded.

Description

카운터 로직을 사용한 다중 채널 스위칭 장치Multichannel Switching Device with Counter Logic

제1도는 종래 다중 채널 스위치로 사용되는 단일 채널 타임 스위치의 구성 예시도1 is an exemplary configuration diagram of a single channel time switch used as a conventional multi channel switch.

제2도는 단일 채널 타임 스위치의 동작 파형 예시도2 is a diagram illustrating an operation waveform of a single channel time switch.

제3도는 종래 다중 채널 타임 스위치의 동작 파형 예시도3 is a diagram illustrating an operation waveform of a conventional multi-channel time switch.

제4도는 본 고안에 따른 다중 채널 타음 스위치의 구성 예시도4 is a configuration example of a multi-channel sounding switch according to the present invention

제5도는 본 고안에 따른 다중 채널 타임 스위치의 동작 파형 예시도5 is an exemplary operation waveform diagram of a multi-channel time switch according to the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10A, 10B, 50A, 50B : 메모리 20A, 20B : 카운터10A, 10B, 50A, 50B: Memory 20A, 20B: Counter

30 : 제어부40 : 연속 카운터기30 control unit 40 continuous counter

본 고안은 국/사설 교환기나 디지탈 데이타의 스위칭 장치에 관한 것으로 특히, 카운터 로직을 이용하여 최소한의 제어와 하드웨어를 제공하여 한 데이타가 다수개의 채널을 사용할 수 있도록하기 위한 다중 채널 스위칭 장치에 관한 것이다.The present invention relates to a station / private exchange or digital data switching device, and more particularly, to a multi-channel switching device for providing a minimum of control and hardware using a counter logic so that a single data can use multiple channels. .

일반적으로, 종래의 다중 채널스위칭 회로는 단일 채널 타임 스위치를 사용하여 구성하는데, 단일 채널 타임 스위치의 구성은 첨부한 제1도에 도시되어 있는 바와같이, 두개의 카운터(20A,20B)와 두개의 메모리(10A,10B) 및 제어부(30)으로 구성되어 있다.In general, a conventional multi-channel switching circuit is constructed using a single channel time switch, which is composed of two counters 20A and 20B and two as shown in the accompanying FIG. It consists of the memory 10A, 10B and the control part 30. As shown in FIG.

상기 구성의 동작 특성을 살펴보면, 제1 카운터(20A)는 동기클럭(CK)과 프레임신호(FR)를 입력받아 상기 프레임신호의 영향으로 출력신호를 제로상태로 셋팅시킨 후 입력되는 상기 동기클럭(CK)를 카운팅하여 제1 메모리(10A)의 입력측 어드레스를 지정한다.Referring to the operation characteristics of the configuration, the first counter 20A receives the synchronization clock CK and the frame signal FR and sets the output signal to zero under the influence of the frame signal. CK) is counted to specify the input side address of the first memory 10A.

또한, 제2 카운터(20B) 역시 상기 제1 카운터(20A)와 동일한 동작을 수행하는데 단지, 출력되는 데이타는 제2 메모리(10B)의 어드레스를 지정하도록 구성되어 있다.The second counter 20B also performs the same operation as the first counter 20A, but the output data is configured to specify the address of the second memory 10B.

또한 제어부(30)는 상기 제1 메모리(10A)를 통하여 전송되는 데이타의 경로를 지정하기 위한 장치로서, 상기 제2 메모리(10B)에 어드레스를 지정하여 데이타를 저장하거나 억세스할 수 있도록 구성되어 있다.In addition, the controller 30 is an apparatus for designating a path of data transmitted through the first memory 10A and configured to store or access data by designating an address in the second memory 10B. .

상기 제1 메모리(10A)는 일반적으로 듀얼 포트 램(Dual-Port RAM)을 사용하나 입력시간과 출력시간을 분리하여 사용할 수 있는 스테틱 램(Static RAM)을 이용하는데, 상기 제1 카운터(20A)에서 입력되는 어드레스에 따라 입력되는 데이타를 저장하고 상기 제2 메모리(10B)에서 입력되는 어드레스 및 출력제어신호(OC)에 따라 저장되어 있는 데이타를 억세스하여 출력한다.The first memory 10A generally uses dual-port RAM, but uses a static RAM that can be used separately from an input time and an output time. The first counter 20A The data inputted in accordance with the address inputted in the < RTI ID = 0.0 >) < / RTI >

또한, 상기 제2 메모리(10B)는 상기 제1 메모리(10A)와 같은 종류의 데이타 저장수단이 사용되며, 상기 제어부(30)에 의하여 데이타 전송 경로가 저장되는데, 상기 제어부(30)와 연결되는 어드레스 버스(AB)를 통하여 출력채널의 번호를 입력받고 데이타 버스(DB)를 통하여 입력채널의 번호를 입력받는다.In addition, the second memory 10B uses the same type of data storage means as the first memory 10A, and a data transmission path is stored by the controller 30, which is connected to the controller 30. The number of the output channel is input through the address bus AB and the number of the input channel is input through the data bus DB.

상기와 같은 기능을 갖는 구성요소들로 이루어진 단일 채널 타임 스위치의 동작을 첨부한 도면을 참조하여 간략히 살펴보면, 제2도는 단일 채널 타임 스위치의 동작 파형 예시도로서, 타임스위칭 기능을 설명하기 위한 것이다.Briefly referring to the accompanying drawings, the operation of a single channel time switch composed of components having the above functions, FIG. 2 is a diagram illustrating an operation waveform of a single channel time switch and illustrates a time switching function.

즉, 기본 프레임내의 어드레스는 '0'에서 '2N+1-1'까지의 영역이 존재하는데, 임의의 제1 위치(#K)에 'a'라는 데이타가 존재하고 제2 위치(#P)에 'b'라는 데이타가 존재하며 제3 위치(#q)에 'c'라는 데아타가 있게 되는 입력데이타가 제1 도에 도시되어 있는 타임스위치를 통과하게 되면 첨부한 제2 도의 우측에 도시되어 있는 바와같이 그 순서가 바뀌게 된다.That is, the address in the basic frame has a region from '0' to '2 N + 1 -1', and data 'a' exists at any first position (#K) and the second position (#P ), The data of 'b' is present and the input data of 'c' at the third position (#q) passes through the time switch shown in FIG. The order is reversed as shown.

그 동작을 자세히 살펴보면, 제어부(30)가 어드레스버스(AB)를 통하여 y라는 데이타를 전송하고, 데이타 버스(DB)를 통하여 k라는 데이타를 전송하면, 제2 메모리(10B)는 제2 카운터(20B)에서 입력되는 신호가 y가 되는 순간 상기 제1 메모리(10A)의 출력어드레스로 사용되는 출력을 k라는 값으로 출력한다. 이때, 상기 제1 메모리(10A)는 입력 데이타중 k에 해당하는 데이타 'a'를 출력하게 된다.Looking at the operation in detail, when the controller 30 transmits data y through the address bus AB and data k through the data bus DB, the second memory 10B receives a second counter ( As soon as the signal input from 20B becomes y, the output used as the output address of the first memory 10A is output as a value k. In this case, the first memory 10A outputs data 'a' corresponding to k of the input data.

상기와 같이 동작하는 단일 채널 타임 를 다중 채널 타임 스위치로 사용하는 경우의 동작 방식은 첨부한 도면중 제3 도에 도시되어 있는 바와같이, 입력되는 데이타의 임의의 위치(#k, #k+1, #k+2)에 데이타(a, b, c)를 출력데이타의 임의의 위치(#z, #z+1, #z+2)로 출력하기 위하여 각각의 위치를 분리된 단일 채널로 처리하는 방식이다.When the single channel time operating as described above is used as the multi-channel time switch, as shown in FIG. 3 of the accompanying drawings, an arbitrary position (#k, # k + 1) of the input data is shown. Each position is treated as a separate channel to output data (a, b, c) to # k + 2) to any position (#z, # z + 1, # z + 2) of the output data. That's the way it is.

상기와 같은 방식을 전용한 종래의 다중 채널 타임 스위칭 장치는 단일 채널 타임 스위치을 사용하여 동시에 다중처리 하여야 하는 각 채널을 분리하여 개별적으로 채널 스위칭 동작을 하므로 채널스위칭 동작을 제어하는 제어부의 부하가 증가하여 시스템의 신뢰성이 저하되는 문제점이 발생되었다.The conventional multi-channel time switching device dedicated to the above-described method separates each channel to be multi-processed at the same time by using a single channel time switch and performs channel switching operation separately, thereby increasing the load of the controller controlling the channel switching operation. There is a problem that the reliability of the system is degraded.

상기와 같은 문제점을 해고하기 위한 본 고안의 목적은 디지탈 데이타의 스위칭을 요구하는 장비에 타임스위치를 구성하는 경우 한 데이타가 여러 채널을 연속적으로 동시에 사용하는데 있어 종래의 다중 채널 스위칭 장치에 카운터기를 부가하여 제어부의 부하를 줄여줄수 있도록하기 위한 카운터 로직을 사용한 다중 채널 스위칭 장치를 제공하는데 있다.An object of the present invention for dismissing the above problems is to add a counter to a conventional multi-channel switching device in the case of configuring a time switch in a device that requires the switching of digital data, when one data uses several channels simultaneously It is to provide a multi-channel switching device using a counter logic to reduce the load of the control unit.

상기 목적을 달성하기 위한 본 고안의 특징은, 동기클럭과 프레임신호를 입력받아 상기 프레임신호의 영향으로 출력신호를 제로상태로 셋팅시킨 후 입력되는 상기 동기클럭을 카운팅하여 출력하는 제1, 제2 카운터와 전송되는 데이타의 경로를 지정하기 위한 제어신호를 출력하는 제어부를 구비하고 있는 채널 타임 스위치에 있어서, 상기 제1 카운터에서 출력되는 신호에 따라 입력되는 데이타를 저장하고 억세스 제어신호에 따라 저장되어 있는 데이타를 억세스하여 출력하는 제1 메모리와, 상기 제어부와 연결되는 어드레스 버스를 통하여 출력채널의 번호를 입력받고 데이타 버스를 통하여 입력채널의 번호를 입력받아 상기 제2 카운터의 출력신호가 상기 출력채널의 번호와 동일한 시점에 상기 입력채널의 번호 및 제어신호를 출력하는 제2 메모리 및 상기 제2 메모리로 부터 입력채널의 번호 및 제어신호를 입력받아 동기클럭에 따라 입력받은 입력채널의 번호를 순차적으로 증가하여 상기 제1 메모리의 데이타 억세스 신호로 제공하여 상기 제1 메모리에서 출력되는 데이타가 다중처리되도록 하는 연속 카운터기로 구성되는데 있다.Features of the present invention for achieving the above object, the first and second receiving the synchronous clock and the frame signal to set the output signal to zero state under the influence of the frame signal and counting the input synchronous clock and output A channel time switch having a control unit for outputting a counter and a control signal for designating a path of data to be transmitted, the channel time switch comprising: storing input data in accordance with a signal output from the first counter and storing in accordance with an access control signal A first memory for accessing and outputting data, a number of output channels through an address bus connected to the control unit, and a number of input channels through a data bus to receive an output signal of the second counter. A second memory for outputting the number of the input channel and the control signal at the same time as the number of? And receiving the number of the input channel and the control signal from the second memory and sequentially increasing the number of the input channel according to the synchronization clock to provide the data access signal of the first memory and output the data from the first memory. It consists of a continuous counter that allows data to be multiprocessed.

이하, 첨부한 도면을 참조하여 본 고안에 따른 바람직한 일 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment according to the present invention.

제4도는 본 고안에 따른 다중 채널 타임 스위치의 구성 예시도로서, 동기클럭(CK) 프레임 신호(FR)를 입력받아 상기 프레임신호(FR)의 영향으로 출력신호를 제로상태로 셋팅시킨 후 입력되는 상기 동기클럭(CK)를 카운팅하여 출력하는 제1, 제2 카운터(20A, 20B)와, 상기 제1 카운터(20A)입력되는 어드레스에 따라 입력되는 데이타를 저장하고 억세스 제어신호에 따라 저장되어 있는 데이타를 억세스하여 출력하는 제1 메모리(50A)와, 상기 제1 메모리(50A)를 통하여 전송되는 데이타의 경로를 지정하기 위한 제어신호를 출력하는 제어부(30)와, 상기 제어부(30)와 연결되는 어드레스 버스(AB)를 통하여 출력채널의 번호를 입력받고 데이타 버스(DB)를 통하여 입력채널의 번호를 입력받아 상기 제2 카운터(20B)의 출력신호가 상기 출력채널의 번호와 동일한 시점에 상기 입력채널의 번호 및 제어신호(/LD)를 출력하는 제2 메모리(50B) 및 상기 제2 메모리(50B)로 부터 입력채널의 번호를 순차적으로 카운팅하여 출력하는 연속 카운터기(40)로 구성된다.4 is an exemplary configuration diagram of a multi-channel time switch according to the present invention. The synchronous clock CK frame signal FR is received and the output signal is set to zero under the influence of the frame signal FR. First and second counters 20A and 20B for counting and outputting the synchronous clock CK, and data input according to an address inputted to the first counter 20A, and stored according to an access control signal. A first memory 50A for accessing and outputting data, a control unit 30 for outputting a control signal for designating a path of data transmitted through the first memory 50A, and a connection with the control unit 30 The input channel number is input through the address bus AB and the input channel number is input through the data bus DB. When the output signal of the second counter 20B is the same as the output channel number, mouth It consists of the second memory (50B), and continuous kaunteogi (40) for said second counting in order to output the number of the input channel from memory (50B) for outputting the code and control signals (/ LD) of the channel.

상기와 같이 구성되는 본 고안에 따른 다중 채널 타임 스위치의 바람직한 동작예를 첨부한 제5도를 참조하여 설명한다.The operation of the multi-channel time switch according to the present invention configured as described above will be described with reference to FIG.

제5도는 본 고안에 따른 다중 채널 타임 스위치의 동작 파형 예시도이다.5 is an exemplary operation waveform diagram of a multi-channel time switch according to the present invention.

우선, 본 고안에 따른 다중 채널 타임 스위치의 동작중 단일 채널의 타임 스위칭 동작은 종래와 동일하므로 상세한 걸명은 생략하기로 하고, 다중 채널에 대한 타임 스위칭 동작에 대하여 상세히 설명한다.First, since the time switching operation of a single channel of the operation of the multi-channel time switch according to the present invention is the same as in the prior art, a detailed description will be omitted, and the time switching operation for the multi-channel will be described in detail.

제5도의 좌측에 도시되어 있는 바와같이 기본 프레임내의 어드레스는 '0' 에서 '2n+1-1'까지의 영역이 존재한다고 하고, 임의의 제1 위치(#K)에 데이타 'a'가 존재하고 순차적으로 연속된 위치에 데이타 'b'와 c가 존재한다고 가정하자.As shown in the left side of Fig. 5, the address in the basic frame is said to have an area from '0' to '2 n + 1 -1', and the data 'a' appears at an arbitrary first position (#K). Suppose that data 'b' and c exist in the existing and sequentially contiguous positions.

이때, 상기 데이타 'a', 'b'와 'c'를 출력측 데이타의 임의의 위치(#Z)에 동일한 순서로 출력하여야 한다고 할 때, 제어부(30)은 어드레스버스(AB)를 통하여 Z라는 데이타를 전송하고, 데이타 버스(DB)를 통하여 'k'라는 데이타를 전송하면, 제2 메모리(50B)는 제2 카운터(20B)에서 입력되는 신호가 Z가 되는 순간 데이타 출력단(D0∼Dn)으로는 상기 데이타 버스(DB)를 통하여 입력받은 데이타 k를 출력하고 제어신호 출력단(Dn+1)으로는 로우신호를 출력한다.At this time, when the data 'a', 'b' and 'c' should be output in the same order to any position (#Z) of the output data, the control unit 30 is called Z through the address bus AB. When data is transmitted and data 'k' is transmitted through the data bus DB, the second memory 50B receives the data output terminals D0 to Dn at the moment when the signal input from the second counter 20B becomes Z. Outputs the data k input through the data bus DB and outputs a low signal to the control signal output terminal Dn + 1.

이후, 제2 카운터(20B)에서 입력되는 신호가 Z+1가 되는 순간 데이타 출력단(D0∼Dn)으로 출력되는 어드레스 데이타(AD)는 유지한 상태에서 제어신호 출력단(Dn+1)으로 출력되던 제어신호(/LD)의 신호상태를 하이상태로 전환한다.Thereafter, when the signal input from the second counter 20B becomes Z + 1, the address data AD outputted to the data output terminals D0 to Dn is outputted to the control signal output terminal Dn + 1 while being maintained. The signal state of the control signal / LD is switched to the high state.

상기 제2 메모리(50B)의 동작에 따른 연속 카운터기(40)의 동작을 살펴보면, 상기 연속 카운터기(40)는 상기 제2 메모리(50B)에서 입력되는 어드레스 데이타(AD)와 제어신호(/LD)를 입력받아 제어신호(/LD)의 논리상태가 로우인 경우 동기신호에 따라 입력되는 어드레스 데이타(AD)를 그대로 출력한다. 그리고, 제어신호(/LD)의 논리상태가 하이상태로 전화되어 지면 상기 어드레스 데이타(AD)를 초기치로 하여 동기신호를 카운팅하며 매순간 카운팅치를 출력한다.Referring to the operation of the continuous counter 40 according to the operation of the second memory 50B, the continuous counter 40 is the address data AD and the control signal / LD input from the second memory 50B. If the logic state of the control signal / LD is low and outputs the address data AD according to the synchronization signal as it is. When the logic state of the control signal / LD is switched to the high state, the synchronization signal is counted using the address data AD as an initial value and the counting value is output every moment.

상기 연속 카운터기(40)의 출력을 억세스 어드레스로 입력받은 제1 메모리(50A)는 저장되어 있는 데이타중 '#K에 위치하는 'a'라는 데이타부터 순차적으로 '#K+2'에 위치하는 'c'라는 데이타까지 출력측 데이타 '#Z'의 위치에서 부터 '#Z+2'의 위치까지 출력되어 진다.The first memory 50A, which receives the output of the continuous counter 40 as an access address, sequentially stores the data of 'a' located in '#K' and stores '# K + 2' in the stored data. From the position of output data '#Z' to the position of '# Z + 2' up to the data of 'c'.

상기와 같이 동작하는 본 고안에 따른 카운터 로직을 사용한 다중 채널 스위칭 장치를 제공하여 종래 다중 채널 타임 스위칭 장치가 단일 채널 타임 스위치를 사용하여 동시에 다중처리 하여야 하는 각 채널을 분리하여 개별적으로 채널 스위칭 동작하므로서 채널스위칭 동작을 제어하는 제어부의 부하가 증가하여 시스템의 신뢰성이 저하되었던 문제점을 해소하는 효과가 있다.By providing a multi-channel switching device using a counter logic according to the present invention that operates as described above, the conventional multi-channel time switching device separates each channel that must be multi-processed at the same time using a single channel time switch to separate channel switching operation There is an effect of solving the problem that the reliability of the system is degraded by increasing the load of the controller for controlling the channel switching operation.

Claims (1)

동기클럭과 프레임신호를 입력받아 상기 프레임신호의 영향으로 출력 신호를 제로상태로 셋팅시킨 후 입력되는 상기 동기클럭을 카운팅하여 출력하는 제1, 제2 카운터(20A, 20B)와, 전송되는 데이타의 경로를 지정하기 위한 제어신호를 출력하는 제어부(30)를 구비하고 있는 채널 타임 스위치에 있어서, 상기 제1 카운터(20A)에서 출력되는 신호에 따라 입력되는 데이타를 저장하고 억세스 제어신호에 따라 저장되어 있는 데이타를 억세스하여 출력하는 제1 메모리(50A)와; 상기 제어부(30)와 연결되는 어드레스 버스를 통하여 출력채널의 번호를 입력받고 데이타 버스를 통하여 입력채널의 번호를 입력받아 상기 제2 카운터(20B)의 출력신호가 상기 출력채널의 번호와 동일한 시점에 상기 입력채널의 번호 및 제어신호를 출력하는 제2 메모리(50B); 및 상기 제2 메모리(50B)로 부터 입력채널의 번호 및 제어신호를 입력받아 동기클럭에 따라 입력받은 입력채널의 번호를 순차적으로 증가하여 상기 제1 메모리(50A)의 데이타 억세스 신호로 제공하여 상기 제1 메모리(50A)에서 출력되는 데이타가 다중처리되도록 하는 연속 카운터기(40)로 구성되는 것을 특징으로 하는 카운터 로직을 사용한 다중 채널 스위칭 장치.The first and second counters 20A and 20B which receive the synchronous clock and the frame signal, set the output signal to zero under the influence of the frame signal, and count and output the input synchronous clock. A channel time switch having a control unit 30 for outputting a control signal for specifying a path, wherein the input data is stored in accordance with a signal output from the first counter 20A and stored according to an access control signal. A first memory 50A for accessing and outputting the existing data; When the output signal of the second counter 20B is received at the same time as the number of the output channel by receiving the number of the output channel through the address bus connected to the controller 30 and the number of the input channel through the data bus. A second memory 50B for outputting a number of the input channel and a control signal; And receiving the number of the input channel and the control signal from the second memory 50B and sequentially increasing the number of the input channel according to the synchronization clock to provide the data access signal of the first memory 50A. Multi-channel switching device using a counter logic, characterized in that consisting of a continuous counter (40) for causing the data output from the first memory (50A) to be multi-processed.
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