KR0119130B1 - A data processing apparatus for using 12 bit-analog/digital conversion device - Google Patents

A data processing apparatus for using 12 bit-analog/digital conversion device

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KR0119130B1 KR1019940031205A KR19940031205A KR0119130B1 KR 0119130 B1 KR0119130 B1 KR 0119130B1 KR 1019940031205 A KR1019940031205 A KR 1019940031205A KR 19940031205 A KR19940031205 A KR 19940031205A KR 0119130 B1 KR0119130 B1 KR 0119130B1
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Abstract

a sample and hold part sampling/holding analog signal; a pulse generator applying a sampling pulse to the sample and hold part; an A/D converter performing A/D conversion of the output of the sample and hold part; a buffer part outputting the output of the A/D converter by a control signal; a computer processing digital data from the buffer part and outputting a sample and hold control signal to the sample and hold part; an address decoder driving the buffer part by decoding the address signal outputted from the computer; and an A/D conversion driving part which receives a decode signal outputted from the address decoder, and outputs an A/D conversion control signal.

Description

12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치Data processing device using 12-bit analog / digital converter

제1도는 본 발명에 의한 12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치의 블록도이다.1 is a block diagram of a data processing apparatus using a 12-bit analog / digital converter according to the present invention.

제2도는 본 발명에 의한 12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치의 일실시예이다.2 is an embodiment of a data processing apparatus using a 12-bit analog / digital converter according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 컴퓨터 2 : 버퍼부1: computer 2: buffer

3 : A/D 변환부 4 : 샘플앤드홀드부3: A / D conversion unit 4: Sample and hold unit

5 : 어드레스 디코드부 6 : A/D 변환구동부5: Address decode unit 6: A / D conversion driver

7 : 펄스 구동부7 pulse driving unit

본 발명은 12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치에 관한 것으로, 특히 8비트 DATA BUS를 이용하여 12비트 A/D 변환을 실현한 12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치에 관한 것이다.The present invention relates to a data processing apparatus using a 12-bit analog / digital converter, and more particularly, to a data processing apparatus using a 12-bit analog / digital converter that realizes 12-bit A / D conversion using 8-bit data bus. will be.

모든 디지탈 처리장치는 어떤 형태의 아날로그/디지탈 변환기를 사용한다.All digital processors use some form of analog-to-digital converter.

또한, 컴퓨터에 의해 처리되는 데이타의 수에 따라 아날로그/디지탈 변환기를 다른 것으로 바꾸어야 한다.Also, depending on the number of data processed by the computer, the analog-to-digital converter needs to be changed to another.

8비트 데이타 버스 라인에 의한 컴퓨터(예 : IBM AT)와의 인터페이싱에 있어서 8비트 이상의 디지탈 데이타를 직접 입력 받을 수 없다. 또한 특별히 빠른 데이타 전송 처리 시간을 필요로 하지 않는 한 컴퓨터의 16비트 화장 데이타 버스를 사용하는 것은 인터페이스 보드의 크기 및 가격면에서 경제적이지 못하다.Interfacing with a computer (eg IBM AT) via an 8-bit data bus line does not allow direct input of more than 8-bit digital data. In addition, using a 16-bit cosmetic data bus on a computer is not economical in terms of size and price of the interface board, unless it requires particularly fast data transfer processing time.

따라서, 8비트 데이타 버스 라인을 이용한 컴퓨터와의 인터패이싱에서는 12비트 아날로그/디지탈 변환기를 접속하기 위해 컴퓨터와 A/D 변환기 사이에 인터페이스 장치를 필요로 한다.Therefore, interfacing with a computer using an 8-bit data bus line requires an interface device between the computer and the A / D converter to connect a 12-bit analog / digital converter.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 12비트 디지탈 데이타를 8비트 데이타 버스에 의해 전송하는 장치를 제공하는 것이다.The present invention has been made to solve the above problems, and an object of the present invention is to provide an apparatus for transmitting 12-bit digital data by an 8-bit data bus.

본 발명의 다른 목적은 12비트 디지탈 데이타를 바이트 분할하여 전송하는 장치를 제공하는 것이다.Another object of the present invention is to provide an apparatus for transmitting 12-bit digital data by byte division.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 장치는 아날로그 입력신호를 샘플앤드홀드하는 샘플앤드 홀드부와, 상기 샘플앤드 홀드부에 샘플링 펄스를 인가하는 펄스발생부와, 상기 샘플앤드 홀드부의 출력을 받아 아날로그/디지탈 변환하는 A/D 변환부와, 상기 A/D 변환부의 출력을 받아 제어신호에 의해 출력하는 버퍼부과, 상기 버퍼부로부터 디지탈 데이타를 받아 처리하며, 상기 샘플앤드 홀드부로 샘플앤드 홀드 제어신호를 출력하는 컴퓨터와, 상기 컴퓨터에서 출력되는 어드레스 신호를 디코드하여 상기 버퍼부를 구동하는 어드레스 디코드부와, 상기 어드레스 디코드부에서 출력되는 디코드신호를 받고, 상기 컴퓨터로부터 출력되는 제어신호를 받아 논리 연산하여 A/D 변환제어 신호를 출력하는 A/D 변환 구동부를 구비한다.In order to achieve the above object, an apparatus according to the present invention includes a sample and hold unit for sample and hold an analog input signal, a pulse generator for applying a sampling pulse to the sample and hold unit, and an output of the sample and hold unit. An A / D conversion unit for receiving an analog / digital conversion, a buffer unit for receiving the output of the A / D conversion unit and outputting the control signal, and receiving and processing digital data from the buffer unit, and performing a sample end to the sample and hold unit. A computer for outputting a hold control signal, an address decoder for decoding the address signal output from the computer to drive the buffer unit, a decode signal output from the address decoder, and a control signal output from the computer And an A / D conversion driver for outputting an A / D conversion control signal by performing a logical operation.

이하 본 발명을 도면을 참고로하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제1도는 본 발명에 의한 바이트 분할방식을 이용한 A/D 변환장치의 구성을 보이는 블록도이다.1 is a block diagram showing the configuration of an A / D conversion apparatus using the byte division method according to the present invention.

제2도는 본 발명에 의한 12비트 아날로그/디지탈 변환장치의 구체적인 일실시예를 보이는 블록도이다.2 is a block diagram illustrating a specific embodiment of a 12-bit analog / digital converter according to the present invention.

1은 컴퓨터이며, 버퍼부(2) 및 A/D 변환구동부(6)를 제어하는 제어신호를 출력하며, I/0 어드레스를 어드레스 디코드부(5)에 출력하여 버퍼부(2)로부터 A/D 변환된 디지탈 신호를 입력받아 처리한다. 2는 버퍼부이며, 컴퓨터(1)의 제어신호를 받아 A/D 변환부(3)에서 출력되는 디지탈 신호를 제어한다. 3은 A/D 변환부(3)이며, A/D 변환구동부(6)에서 출력되는 제어신호를 받아 샘플앤드 홀드부(4)에서 출력되는 아날로그 신호를 디지탈 신호로 변환한다. A/D 변환부(3)는 A/D 변환기(IC2)와, 전원(Vcc,Vee)를 안정화시키고, 노이즈를 제거하는 캐패시터(Cl-C4)와 0-l0V 영역에서 동작하도록 연결된 가변저항(VR1) 및 저항(Rl,R2)와, 기준전압을 설정하기 위한 저항(R3)와, 변환 종료 및 시작신호를 컴퓨터(1)에 전달하기 위해 구성된 오아게이트(301), 3스테이트버퍼(302) 및 인버터(303)으로 구성된다. 4는 샘플앤드 홀드부이며, 외부로부터 아날로그 신호를 입력받아 펄스발생부(7)에서 인가되는 펄스신호에 의해 아날로그 신호를 샘플링하여 A/D변환부(3)에 출력한다. 5는 어드레스 디코드부이며, 컴퓨터(1)의 어드레스 신호(A0-A15) 및 제어신호(IOW,IOR)를 디코드하여 버퍼부(2) 및 A/D 변환구동부(6)를 제어하는 신호를 출력한다. 6은 A/D 변환구동부이며, 어드레스 디코드부(5)로부터의 제어신호 및 컴퓨터(1)로부터의 제어신호(IOR)를 받아 A/D 변환부(3)를 구동하는 제어신호를 출력한다. 7은 펄스발생부이며, 샘플앤드 홀드부(4)에 일정주파수의 펄스를 인가하여 펄스가 입력된때에만 아날로그 신호가 출력되도록 하여 샘플링하게 한다.1 is a computer, and outputs a control signal for controlling the buffer unit 2 and the A / D conversion driver 6, and outputs an I / 0 address to the address decode unit 5 to output the A / A from the buffer unit 2. D The converted digital signal is received and processed. 2 is a buffer part and receives the control signal of the computer 1, and controls the digital signal output from the A / D conversion part 3. 3 is an A / D converter 3, which receives a control signal output from the A / D conversion driver 6 and converts the analog signal output from the sample and hold unit 4 into a digital signal. The A / D converter 3 has a variable resistor connected to the A / D converter IC2, the capacitors Cl-C4 for stabilizing the power supplies Vcc and Vee, and removing noise and operating in the 0-100V region. VR1) and resistors Rl and R2, resistors R3 for setting the reference voltage, and an oragate 301 and a three-state buffer 302 configured to transmit the conversion end and start signals to the computer 1. And an inverter 303. 4 is a sample and hold unit, which receives an analog signal from an external source, samples the analog signal using a pulse signal applied from the pulse generator 7, and outputs the analog signal to the A / D converter 3. 5 denotes an address decoding unit, and decodes the address signals A0-A15 and the control signals IOW and IOR of the computer 1 to output signals for controlling the buffer unit 2 and the A / D conversion driver 6. do. 6 denotes an A / D conversion driver, which receives a control signal from the address decoder 5 and a control signal IOR from the computer 1 and outputs a control signal for driving the A / D converter 3. 7 is a pulse generator, and applies a pulse of a constant frequency to the sample and hold unit 4 so that an analog signal is outputted only when a pulse is inputted to sample.

이하에 본 발명의 작용·효과를 설명한다.The operation and effects of the present invention will be described below.

제2도는 본 발명에 의한 12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치의 일실시예를 보이는 블록도이다.2 is a block diagram showing an embodiment of a data processing apparatus using a 12-bit analog / digital converter according to the present invention.

외부에서 아날로그 신호가 샘플앤드 홀드부(4)에 입력되면, 그 신호는 샘플앤드 홀드 증폭기(ICI)의 입력단자(+)에 입력되고, 입력단자(-)에 입력된 샘플앤드 홀드 제어신호에 의해 샘플앤드 홀드된다.When an analog signal is externally input to the sample and hold section 4, the signal is input to the input terminal (+) of the sample and hold amplifier (ICI) and to the sample and hold control signal input to the input terminal (−). The sample is held by

이 샘플앤드 홀드된 신호는 A/D 변환부(3)의 10V 스팬(SPan) 입력단자에 입력된다 이때, I/0 어드레스 및 제어신호(IOW/IOR)가 어드레스 디코드부(5)에 입력되어 디코드된 후, A/D 변환 구동부(6)에 0 신호가 입력된다.The sample-and-hold signal is input to the 10 V span input terminal of the A / D converter 3. At this time, the I / 0 address and the control signal IOW / IOR are input to the address decoder 5. After decoding, the 0 signal is input to the A / D conversion driver 6.

이 0 신호는 오아(OR) 게이트(501,502)의 한 입력 단자에 입력되고, 제어신호(I0R=0)가 오아(OR)게이트(501,502)의 나머지 입력 단자에 입력되어, 오아게이트(501,502)는 0 신호를 출력한다. 오아게이트(501,502)에서 출력된 두 0 신호는 난드(NAND)게이트(503)에 입력되어 난드 논리연산된 1이 A/D 변환기(IC2)의 칩 인에이블(Chip Enable)단자(CE)에 입력된다. 칩 인에이블단자(CE)로 1 신호를 받은 A/D 변환기(IC2)의 A/D 변환 가능상태로 된다. 또한, 오아게이트(502)의 출력 0 신호는 A/D 변환기(IC2)의 입력단자(R/C)에 입력되어 A/D 변환이 일어난다. A/D 변환중에는 A/D 변환기(IC2)의 출력단자(STATUS)는 1 신호를 출력하고, 변환 종료후 에는 0 신호를 출력한다.The zero signal is input to one input terminal of the OR gates 501 and 502, and the control signal I0R = 0 is input to the remaining input terminals of the OR gates 501 and 502. Output 0 signal. The two 0 signals output from the oA gates 501 and 502 are input to the NAND gate 503, and the NAND 1 is input to the chip enable terminal CE of the A / D converter IC2. do. The A / D converter IC2, which has received one signal through the chip enable terminal CE, becomes available for A / D conversion. In addition, the output 0 signal of the oragate 502 is input to the input terminal R / C of the A / D converter IC2 to perform A / D conversion. During the A / D conversion, the output terminal STATUS of the A / D converter IC2 outputs one signal, and after conversion, outputs a zero signal.

이 1 신호는 인버터(303)를 거쳐 1로 되어, 3스테이트 버퍼(302)에 입력된다. 3스테이트 버퍼(302)는 오아게이트(301)의 0 출력에 따라 입력신호를 출력한다. 즉, 컴퓨터(1)의 제어신호(IOR)와 어드레스 디코드부(5)의 출력신호가 오아게이트(301)에서 오아논리되어 0를 출력할 때 인버터(303)의 출력신호 1를 컴퓨터(1)의 데이타 버스(D7)에 입력시켜 A/D 변환이 종료된 것을 컴퓨터(1)에 알린다.This one signal becomes 1 via the inverter 303 and is input to the three-state buffer 302. The three-state buffer 302 outputs an input signal according to the zero output of the oragate 301. That is, when the control signal IOR of the computer 1 and the output signal of the address decode unit 5 are orally logiced at the oragate 301 and output 0, the output signal 1 of the inverter 303 is output to the computer 1. Is input to the data bus D7 to inform the computer 1 that the A / D conversion has been completed.

A/D 변환 종료시 디지탈 출력신호와 통기를 이루어 컴퓨터(1)의 데이타 버스는 1 상태를 유지하고 있는데, A/D 변환이 종료될 때 3스테이트 버퍼(302)를 통해 출력되는 1 신호가 데이타버스(D7)의 1 신호와 앤드(AND)(데이타버스(D7)과 3스테이트 버퍼(302)가 도통상태이므로 논리 와이어드앤드(Wired And)와 같은 작용을 한다.) 되어, 1로 됨으로써, 컴퓨터는 A/D 변환이 종료된 것을 감지하게 된다.At the end of A / D conversion, the digital output signal is ventilated to keep the data bus of the computer 1 in a state of 1. When the A / D conversion is completed, one signal output through the three-state buffer 302 is returned to the data bus. The signal 1 at AND (D7) and AND (the data bus D7 and the 3 state buffer 302 are in a conducting state, acting as a logical wired And.), And the computer becomes 1 It detects that the A / D conversion is finished.

이하, A/D 변환기(IC2)의 입력단자(R/C; Read/convert)에 1 신호가 입력된다. 왜냐하면, 어드레스(A0-Al5)와 제어신호(IOW,IOR)가 어드레스 디코드부(5)에서 디코드되어 오아게이트(501)에 0 신호가 입력되고, 제어신호(IOR=0)가 입력되기 때문에, 오아게이트(502)의 출력은 0이고, 이 0 신호가 인버터(504)에서 반전되어 1 신호가 A/D 변환기(IC2)의 입력단자(R/C)에 입력되기 때문이다Hereinafter, one signal is input to the input terminal R / C of the A / D converter IC2. This is because the address A0-Al5 and the control signals IOW and IOR are decoded by the address decoder 5 so that the 0 signal is input to the oragate 501 and the control signal IOR = 0 is input. This is because the output of the oA gate 502 is 0, and this 0 signal is inverted in the inverter 504 so that 1 signal is input to the input terminal R / C of the A / D converter IC2.

A/D 변환기(IC2)의 입력단자(R/C)에 1 .신호가 입력되면, A/D 변환기(IC2)는 출력비트선택단자(12/8)가 0로 접지되어 있기 때문에 출력단자(DB4-DBll)로 8비트 디지탈 데이타를 출력한다. 이때 A/D 변환기 (IC2)의 입력단자(AO)에 컴퓨터(1)의 어드레스(A0)가 연결되어 있기 때문에, 짝수 어드레스, 즉 AΦ=Φ인때 상위 8비트 데이타가 출력되고, 흩수 어드레스, 즉 A0=1인때 하위 4비트+0000를 출력한다 이렇게 출력된 8비트 디지탈 데이타는 버퍼부(2)에서 버퍼되고, 컴퓨터(1)의 데이타버스(D0-D7)를 통해 컴퓨터에 입력된다.When 1. signal is input to the input terminal R / C of the A / D converter IC2, the A / D converter IC2 has an output terminal (12/8) because the output bit selection terminal 12/8 is grounded to zero. DB4-DBll) outputs 8-bit digital data. At this time, since the address A0 of the computer 1 is connected to the input terminal A0 of the A / D converter IC2, when the even address, that is, AΦ = Φ, the upper 8 bits of data are outputted, and the scattered address, That is, when A0 = 1, the lower 4 bits +0000 are output. The 8-bit digital data thus output is buffered in the buffer unit 2 and input to the computer through the data buses D0-D7 of the computer 1.

이상 설명한 바와 같이 본 발명에 의하면, 8비트 데이타를 제어하는 제어장치에 12비트 데이타를 전송할수 있다.As described above, according to the present invention, 12-bit data can be transmitted to a control device that controls 8-bit data.

Claims (2)

12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치에 있어서, 아날로그 신호를 샘플앤드 홀드하는 샘플앤드 홀드부와, 상기 샘플앤드 홀드부에 샘플링 펄스를 인가하는 펄스 발생부와, 상기 샘플앤드 홀드부의 출력을 받아 아날로그/디지탈 변환하는 A/D 변환부와, 상기 A/D 변환부의 출력을 받아 제어신호에 의해 출력되는 버퍼부와, 상기 버퍼부로부터 디지탈 데이타를 받아 처리하고, 상기 샘플앤드 홀드부로 샘플앤드 홀드 제어신호를 출력하는 컴퓨터와, 상기 컴퓨터에서 출력되는 어드레스 신호를 디코드하여, 상기 버퍼부를 구동하는 어드레스 디코드부와, 상기 어드레스 디코드부에서 출력되는 디코드신호를 받고, 상기 컴퓨터로부터 출력되는 제어신호를 받아 논리 연산하여 A/D 변환 제어신호를 출력하는 A/D 변환구동부를 구비하는 것을 특징으로 하는 12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치.A data processing apparatus using a 12-bit analog / digital converter, comprising: a sample-and-hold unit for sample-and-hold an analog signal, a pulse generator for applying a sampling pulse to the sample-and-hold unit, and an output of the sample-and-hold unit An A / D converter for receiving an analog / digital conversion, a buffer unit receiving the output of the A / D converter, and outputting a control signal, receiving and processing digital data from the buffer unit, and receiving a sample from the sample and hold unit. A computer that outputs an end-and-hold control signal, an address signal output from the computer, an address decoder for driving the buffer unit, a decode signal output from the address decoder, and a control signal output from the computer And A / D conversion driver for outputting A / D conversion control signal by logical operation A data processing apparatus using a 12-bit analog / digital conversion apparatus according to claim. 제1항에 있어서, 상기 A/D 변환부의 40 변환 상태를 표시하는 신호가 상기 어드레스 디코드부의디코드신호와 상기 컴퓨터의 제어신호가 논리오아된 신호의 제어에 의해 출력 및 차단되고 상기 컴퓨터의 데이타버스의 최상위 비트에 입력되는 것을 특징으로 하는 12비트 아날로그/디지탈 변환장치를 이용한 데이타 처리장치.The data bus of claim 1, wherein a signal indicating a 40 conversion state of the A / D conversion unit is output and cut off by control of a signal in which the decode signal of the address decoding unit and the control signal of the computer are logically divided. A data processing apparatus using a 12-bit analog / digital converter, characterized in that the input to the most significant bit of the.
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