KR0117163Y1 - Programmable timing and frequency generating circuit - Google Patents
Programmable timing and frequency generating circuitInfo
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Abstract
본 고안은 전기적 신호 발생주기에 대한 데이타가 변함에 따라 타이밍 주기가 변하게 하며 이에 상응하는 듀티 50%의 주파수를 출력시키기에 적당하도록 한 프로그래머블 타이밍 및 주파수 발생회로에 관한 것으로 이는 2진수의 분주 데이타를 출력시키는 분주데이타 산출회로(3)와,The present invention relates to a programmable timing and frequency generating circuit that makes the timing period change as the data for the electrical signal generation period is changed and is suitable for outputting a frequency of 50% duty. A frequency division data calculating circuit (3) for outputting;
기준 주파수의 클락을 카운트하여 주기와 듀티를 설정하는 카운터(1)(2)와, 분주 데이타 산출회로(3)와 카운터(1)(2) 및 기준 주파수를 논리화시키는 제1, 2논 리게이트부(4)(4a)와,Counter (1) (2) for counting the clock of the reference frequency to set the period and duty, and first and second logic gates for logically dividing the divided data calculating circuit (3) and the counter (1) (2) and the reference frequency. (4) (4a),
제2논리게이트부(4a)의 출력을 제어하는 정송게이트부(5)와,A forward gate portion 5 for controlling the output of the second logic gate portion 4a,
듀티 50%의 주파수를 발생시키는 플립플롭(FF)을 구비하여 이루어진다.A flip-flop (FF) for generating a 50% duty cycle.
Description
제1도는 본 고안의 타이밍 및 주파수 발생회로도1 is a timing and frequency generation circuit diagram of the present invention
제2도는 본 고안의 분주 데이타가 0인 경우의 타이밍 챠트2 is a timing chart when the division data of the present invention is zero.
제3도는 본 고안의 분주 데이타가 1인 경우의 타이밍 챠트3 is a timing chart when the dispense data of the present invention is 1
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1, 2 : 카운터3 : 분주데이타 산출회로4 : 제1논리게이트부1, 2: counter 3: frequency divider circuit 4: first logic gate
4a : 제2논리게이트부5 : 전송게이트부FF : 플립플톱4a: second logical gate portion 5: transmission gate portion FF: flip-top
본 고안은 일정 주기마다 전기적 신호를 출력하는 프로그램머블 타이밍 및 주파수 발생회로에 관한 것으로 특히 전기적 신호 발생주기에 대한 데이타가 변함에 따라 타이밍 주기가 변하게하며 이에 상응하는 듀티(DUTY) 50%의 주파수를 출력시키기에 적당하도록 한 것이다.The present invention relates to a programmable timing and frequency generating circuit that outputs an electrical signal at regular intervals. In particular, the timing cycle changes as the data of the electrical signal generation cycle changes, and the corresponding duty frequency is 50%. It is suitable for printing.
종래에는 타이밍 발생에 관한 데이타, 즉 분주데이타의 변화에 따라 리얼 타임(Real Time)으로 에지(Edge)타이밍 신호와 이에 상응하는 듀티 50%의 주파수를 동시에 출력시킬수 없는 결점이 있다.Conventionally, there is a drawback that an edge timing signal and a corresponding duty of 50% of frequencies cannot be simultaneously output in real time according to a change in timing data, that is, a frequency division data.
본 고안은 이와 같은 종래의 결점을 감안하여 안출한 것으로 분주 데이타의 변화에 따라 리얼 타임으로 에지 타이밍 신호와 듀티 50%의 주파수를 동시에 출력시킬 수 있는 회로를 제공하는데 그 목적이 있다.The present invention has been made in view of the above-mentioned drawbacks, and an object thereof is to provide a circuit capable of simultaneously outputting an edge timing signal and a frequency of 50% duty in real time according to the change of the divided data.
이하에서 이와같은 목적을 달성하기 위한 본 고안의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention for achieving such an object will be described in detail.
제1도는 본 고안의 회로도로 기준 주파수의 클락을 카운트하여 주기와 듀티를 설정하기 위한 주기 설정용 카운터(1) 및 듀티 설정용 카운터(2)와, 소정의 타이밍 발생을 위하여 2진수의 분주 데이타를 출력시키는 분주데이타 산출회로(3)와, 상기 분주 데이타 산출회로(3)와 카운터(1)(2) 및 기준 주파수를 입력받아 이들을 논리화시켜 출력시키는 익스크루 오아게이트(EQ1-EQ10), 노아게이트(NO1)(NO2), 낸드게이트(N1)(N2)로 이루어진 제1,2논리게이트부(4)(4a)와, 상기 제2논리게이트부(4a)의 출력측에 접속되어 상기 분주데이타 산출회로(3)의 CB0출력에 따라 선택적으로 동작되어 제2논리게이트부(4a)의 출력을 제어하는 전송게이트(T1)(T2)와 인버터(I1)로 이루어진 전송게이트부(5)와, 상기 제1논리게이트부(4)와 전송게이트부(5)의 출력을 입력받아 듀티 50%의 주파수를 발생시키는 플립플롭(FF)을 구비하여서 이루어진 것이다.FIG. 1 is a circuit diagram of the present invention, in which a cycle setting counter 1 for setting a period and duty by counting a clock of a reference frequency and a duty setting counter 2, and binary division data for generating a predetermined timing. and the frequency division data output circuit 3, the extreme Iowa crew of the division data calculation circuit 3, and the counter (1) (2) and a reference frequency input receiving logical OR gate to output them to an output (EQ EQ 10 1- ), Noa gate (NO 1 ) (NO 2 ), NAND gate (N 1 ) (N 2 ) of the first and second logic gate portion (4) (4a) of the second logic gate portion (4a) A transmission gate T 1 (T 2 ) and an inverter I 1 connected to an output side and selectively operated according to the CB 0 output of the frequency division data calculating circuit 3 to control the output of the second logic gate portion 4a. 50% duty based on the output of the transmission gate portion 5 and the output of the first logic gate portion 4 and the transmission gate portion 5 And a flip-flop (FF) for generating a frequency of.
이와같이 구성된 본 고안은 먼저 분주데이타인 CB0가 0인 경우인 제1도와 제2도를 참고로 하여 설명한다.The present invention configured as described above will be described with reference to FIG. 1 and FIG. 2 when the frequency division data CB 0 is zero.
여기서는 기준 주파수 발생기를 100MHz의 수정 발진자를 사용하고 본고안을 이용하여 100ns의 타이밍 주기와 10MHz(듀티 50%)의 주파수를 발생시키는 예를 설명하고자 한다.Here, an example of using a 100MHz crystal oscillator and using this paper to generate a timing cycle of 100ns and a frequency of 10MHz (50% duty) will be described.
즉, 기준 주파수로 100MHz(10ns)를 사용하고 있으므로 100ns의 타이밍 발생을 위하여는 분주데이타로 '10'을 분주데이타 산출회로(1)를 통해 2진수로 출력시켜야 한다. 따라서 주기설정용 카운터(1)의 출력(Q0-QN)이 최초에 모두 로우레벨인 상태에서 익스크루시브 오아게이트(EO2)(EO4)의 일측 입력으로 하이레벨이 인가되고 나머지 타측 입력으로는 로우레벨이 인가된다.That is, since 100 MHz (10 ns) is used as the reference frequency, in order to generate timing of 100 ns, '10' must be output as binary data through the division data calculating circuit (1). Therefore, when the outputs Q 0 -Q N of the period setting counter 1 are all initially low level, a high level is applied to one input of the exclusive oragate EO 2 (EO 4 ) and the other side is Low level is applied to the input.
또한, 듀티 설정용 카운터(2)의 출력(Q0-QN-1)은 모두 로우레벨이므로 익스크루시브 오아게이트(EO6)(EO8)의 일측 입력만 하이레벨이고 익스크루시브 오아게이트(EO6-EO10)의 다른 모든 입력은 로우레벨이 되므로 노아게이트(NO1)(NO2)의 출력은 로우레벨이 되고 낸드게이트(N1)의 출력은 하이레벨이 되어 카운터(1)(2)가 동작 상태를 유지하게 된다.In addition, since the outputs Q 0 -Q N-1 of the duty setting counter 2 are all low level, only one input of the exclusive oragate EO 6 and EO 8 is high level and an exclusive oragate Since all other inputs of (EO 6 -EO 10 ) are at the low level, the output of noah gate (NO 1 ) (NO 2 ) is at low level and the output of NAND gate (N 1 ) is at high level, making counter (1) (2) maintains the operating state.
이후 100MHz의 기준 주파수가 입력되면서 타이밍 발생이 시작되면 카운터(1)(2)는 100MHz의 클락을 카운트하게 된다.Then, when timing generation starts while a reference frequency of 100 MHz is input, the counters 1 and 2 count the clock of 100 MHz.
먼저 카운터(2)의 경우 CB0가 사용되지 않고 CB1이 익스크루시브 오아게이트의 최하위 비트 비교신호로 사용되고 있으므로 카운터(2)가 100MHz의 클락 5개를 카운트 할때마다 노아게이트(NO2)의 출력은로 변환된다.In the case of the counter (2), CB 0 is not used and CB 1 is used as the least significant bit comparison signal of the exclusive oragate, so each time the counter (2) counts five clocks of 100 MHz, the noah gate (NO 2 ) The output of Is converted to.
이때 CB0가 0이므로 전송게이트(T2)가 동작하여 노아게이트(NO2)의 출력는 전송게이트(T2)를 통해 플립플롭(FF)의 클락단에 전달되어 플립플롭(FF)의 출력(Q)은 로우레벨에서 하이레벨이 된다.At this time, since CB 0 is 0, the transmission gate (T 2 ) is operated to output the noah gate (NO 2 ). Is transferred to the clock end of the flip-flop FF through the transfer gate T 2 so that the output Q of the flip-flop FF goes from a low level to a high level.
그리고 노아게이트(NO2)의 하이레벨의 출력은 카운터(2)가 클락을 하나 더 카운트할 때까지 유지된 후 총 6개가 카운트된 후 로우레벨로 변화된다.The high level output of the NOA gate NO 2 is maintained until the counter 2 counts one more clock, and then changes to a low level after a total of six counts.
이어 카운터(1)가 기준 주파수의 100MHz 클락을 10개 카운트하면 노아게이트(NO1)의 출력이로 변화되고, 이에 따라 낸드게이트(N1)의 출력은 기준 주파수 클락의 10번째 하이레벨의 주기에서로 변환된다.Then, when the counter (1) counts 10 100 MHz clocks of the reference frequency, the output of the noah gate (NO 1 ) So that the output of the NAND gate N 1 is in the period of the tenth high level of the reference frequency clock. Is converted to.
따라서, 이 낸드게이트(N1)의 로우레벨이 카운터(1)(2)와 플립플롭(FF)을 클리어시키게 된다.Therefore, the low level of the NAND gate N 1 clears the counters 1 and 2 and the flip-flop FF.
이렇게 카운터(1)가 클리어되면 노아게이트(NO1)의 출력은 로우레벨이 되고 낸드게이트(N1)의 출력은 하이레벨이 된다.In this way, when the counter 1 is cleared, the output of the noble gate NO 1 goes low and the output of the NAND gate N 1 goes high.
그리고 카운터(2)는 클리어되나 노아게이트(NO2)의 출력은 변하지 않으며 플립플롭(FF)의 출력(Q)은 로우레벨이 된다.The counter 2 is cleared, but the output of the NOA gate NO 2 does not change, and the output Q of the flip-flop FF is at a low level.
결국 낸드게이트(N1)의 출력이 기준 주파수의 10번째 클락 주기에서 로우레벨로 되어 카운터(1)(2) 및 플립플롭(FF)을 클리어시키고 다시 하이레벨로 변화되었기 때문에 카운터(1)(2)는 기준 주파수의 11번째 클락부터 다시 카운트하게 된다.Eventually, the output of the NAND gate N 1 went low in the 10th clock period of the reference frequency, which cleared the counters 1 and 2 and the flip-flop FF, and then changed back to the high level. 2) counts again from the 11th clock of the reference frequency.
이후, 기준 주파수 클락의 15번째, 25번째, 35번째 … 주기마다 노아게이트(NO2)의 출력은로 되어 플립플롭(FF)의 클락단에 입력되므로 출력을 로우레벨에서 하이레벨로 변화시키고 기준 주파수 클락의 20번째, 30번째, 40번째 … 주기마다 낸드게이트(N1)의 출력은의 변화를 보여 카운터(1)(2)를 클리어시키고 플립플롭(FF)의 출력(Q)을 로우레벨로 변화시키는 과정을 반복하게 된다.Then, the 15th, 25th, 35th ... of the reference frequency clock. Every cycle the output of the NOR gate (NO 2) is It is input to the clock stage of the flip-flop (FF), so the output is changed from low level to high level, and the 20th, 30th, 40th… The output of the NAND gate N 1 at each cycle The process of repeating the process of clearing the counters 1 and 2 and changing the output Q of the flip-flop FF to a low level is shown.
다시말해서 첫째, 낸드게이트(N1)는 100MHz의 기준 주파수 클락을 10개 카운트 할 때마다, 즉 10분주되어 100ns 주기마다신호를 발생하는 타이밍 발생을 하게된다.In other words, first, the NAND gate N 1 is counted every 10 counts of the reference frequency clock of 100 MHz, i.e., divided by 10 minutes and every 100 ns period. Timing generation to generate a signal is performed.
둘째, 플립플롭(FF)은 100MHz의 기준 주파수 클락을 5개 카운트한 후 로우레벨→하이레벨로 변화시켜 출력하고, 기준 주파수 클락을 10개 카운트후에는 하이레벨→로우레벨로 변화시켜 출력하게 된다.Second, the flip-flop (FF) outputs the low frequency to the high level after counting five reference frequency clocks of 100 MHz, and outputs the high frequency to the low level after ten counts of the reference frequency clock. .
한편 분주데이타인 CB0가 1인 경우 제1도와 제3도를 참고로하여 설명하고자 한다.On the other hand, when the distribution data CB 0 is 1 will be described with reference to FIG. 1 and FIG.
먼저 CB0가 1이므로 전송게이트(T2)가 오프되고 전송게이트(T1)는 온된다.First, since CB 0 is 1, the transfer gate T 2 is turned off and the transfer gate T 1 is turned on.
그리고 듀티 설정용 카운터(2)에 연결된 익스크루시브 오아게이트(EO6-EO10)의 입력은 CB0의 1은 사용되지 않은 상태에서 CB1과 CB2만 1이므로 익스크루시브 오아게이트(EO6)(EO7)의 일측 입력만 하이레벨이고 나머지 입력은 모두 로우레벨이 된다.In addition, the input of the exclusive oragate (EO 6 -EO 10 ) connected to the duty setting counter (2) is an exclusive oragate (EO) because only CB 1 and CB 2 are 1 while 1 of CB 0 is not used. 6 ) Only one input of (EO 7 ) is high level and all other inputs are low level.
여기서, 플립플롭(FF)이 14,2587MHz 듀티 50%인 출력을 보이기 위하여는 기준 주파수 클락이 카운터(2)로 3,5개의 클락이 입력된후 플립플롭(FF)이 로우레벨→하이레벨로 되게 해야한다.Here, in order to show an output with a 50% duty duty of 14,2587 MHz, the reference frequency clock is inputted to the counter (2) and 5 or 5 clocks are inputted, and then the flip-flop (FF) goes from low level to high level. Should be.
따라서, 카운터(2)로 3개의 클락이 카운트된 후 노아게이트(NO2)의 출력은 로우레벨→하이레벨로 변환되고 4번째 클락이 카운트 되기전까지 하이레벨을 유지한다.Therefore, after the three clocks are counted by the counter 2 , the output of the NOA gate NO 2 is changed from the low level to the high level and remains high until the fourth clock is counted.
이에 따라 낸드게이트(N2)의 출력은 3번째 기준 주파수 클락의 H주기인 동안 로우레벨 상태를 유지하다 3번째 기준 주파수 클락이 T-002로 바뀌면서 낸드게이트(N2)의 출력도 T-001로 변화된다.Accordingly, the output of the NAND gate N 2 remains low during the H period of the third reference frequency clock. The third reference frequency clock is changed to T-002, and the output of the NAND gate N 2 is also T-001. Is changed.
그리고 이 낸드게이트(N2)의 출력은 전송게이트(T1)를 통해 플립플롭(FF)의 클락단에 인가되어 플립플롭(FF)의 출력을 하이레벨로 변화시킨다.The output of the NAND gate N 2 is applied to the clock end of the flip-flop FF through the transfer gate T 1 to change the output of the flip-flop FF to a high level.
이후 7번째 기준 주파수가 카운터(1)에 입력되면 낸드게이트(N1)출력이로 되어 카운터(1)(2)를 클리어시키고 플립플롭(FF)을 리셋시켜 출력이 로우레벨이 된다. 즉, 기준 주파수가 3.5개 카운트된 후 플립플롭(FF)의 출력이 로우레벨에서 하이레벨로 되므로 7개 카운트된후 하이레벨→로우레벨로 되는 것을 반복하여 14,2587MHz의 듀티 50%인 주파수 출력을 나타나게 된다.After that, when the 7th reference frequency is input to the counter (1), the NAND gate (N 1 ) output The counters 1 and 2 are cleared and the flip-flop FF is reset to bring the output to the low level. That is, since the output of the flip-flop (FF) goes from low level to high level after 3.5 reference frequencies are counted, the frequency output with a duty of 50% of 14,2587 MHz is repeated by repeating from high level to low level after seven counts. Will appear.
또한, 낸드게이트(N1)는 기준 주파수 클락을 7개 카운트할 때마다(7분주를 의미함)의 타이밍 신호를 발생하게 된다.Also, the NAND gate N 1 counts every seven reference frequency clocks (meaning seven divisions). Will generate a timing signal.
이상과 같은 본 고안은 타이밍 발생에 관한 데이타, 즉 분주 데이타의 변화에 따라 리얼 타임으로 에지 타이밍신호와 이에 상응하는 듀티 50%의 주파수를 동시에 출력시킬 수 있는 효과가 있다.As described above, the present invention has the effect of simultaneously outputting an edge timing signal and a corresponding frequency of 50% duty in real time according to a change in data related to timing generation, that is, division data.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92003857U KR0117163Y1 (en) | 1992-03-11 | 1992-03-11 | Programmable timing and frequency generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92003857U KR0117163Y1 (en) | 1992-03-11 | 1992-03-11 | Programmable timing and frequency generating circuit |
Publications (2)
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|---|---|
| KR930022500U KR930022500U (en) | 1993-10-16 |
| KR0117163Y1 true KR0117163Y1 (en) | 1998-05-15 |
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ID=19330158
Family Applications (1)
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| KR92003857U KR0117163Y1 (en) | 1992-03-11 | 1992-03-11 | Programmable timing and frequency generating circuit |
Country Status (1)
| Country | Link |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286695B1 (en) * | 1998-04-24 | 2001-04-16 | 유태로 | Apparatus for applying pll reference clock |
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1992
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Also Published As
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|---|---|
| KR930022500U (en) | 1993-10-16 |
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