JPWO2021138667A5 - - Google Patents
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- 230000002093 peripheral effect Effects 0.000 claims 1
Claims (16)
デバッガと、
前記デバッガに結合されるインタフェースであって、前記デバッガに結合される仲裁論理と、前記仲裁論理に結合される電力管理プロセッサと、前記電力プロセッサに結合される電力管理ネットワークとを含む、前記インタフェースと、
前記インタフェースに結合されるサブシステムと、
を含み、
前記デバッガが、前記サブシステムに関連するデバッグ要求を前記仲裁論理に提供することによって前記インタフェースを介してデバッグ動作を実施するように構成され、
前記仲裁論理が、前記デバッグ要求に基づいて、前記サブシステムに関連する第１の割り込みを前記電力管理プロセッサに提供するように構成され、
前記電力管理プロセッサが、前記第１の割り込みに基づいて、
前記電力管理ネットワークに前記サブシステムが電源オフ状態であることを判定することに応答して前記サブシステムを電源オンさせて、前記サブシステムが電源オン状態であることを示す第１の通知を前記仲裁論理に提供し、
前記デバッグ要求に関係するデバッグ動作が完了したことの第２の通知を前記仲裁論理から受信し、
前記電力管理ネットワークに前記サブシステムを前記電源オフ状態にさせるようにさせる、
ように構成される、集積回路。 An integrated circuit,
debugger and
an interface coupled to the debugger, the interface including arbitration logic coupled to the debugger, a power management processor coupled to the arbitration logic, and a power management network coupled to the power processor ; ,
a subsystem coupled to the interface;
including;
the debugger is configured to perform debug operations via the interface by providing debug requests related to the subsystem to the arbitration logic ;
the arbitration logic is configured to provide a first interrupt associated with the subsystem to the power management processor based on the debug request;
The power management processor, based on the first interrupt,
causing the power management network to power on the subsystem in response to determining that the subsystem is in a powered off state, and to send a first notification indicating that the subsystem is in a powered on state; provides for arbitration logic;
receiving a second notification from the arbitration logic that a debug operation related to the debug request has been completed;
causing the power management network to cause the subsystem to be in the powered off state;
An integrated circuit configured as follows .
前記集積回路がインフォテインメント集積回路であり、前記インタフェースがセキュアマイクロコントローラドメインの一部であり、前記サブシステムがプロセッサとメモリとの少なくとも１つを含む、集積回路。 The integrated circuit according to claim 1, comprising:
The integrated circuit is an infotainment integrated circuit, the interface is part of a secure microcontroller domain, and the subsystem includes at least one of a processor and a memory.
前記仲裁論理が、
要求されるサブシステムがアクティブであるために依存するクロックソースを設定し、
前記サブシステムがアクティブであるために依存する電力ドメインを設定し、
前記要求されるサブシステムのためのクロックゲーティングを除去する、
ように更に構成される、集積回路。 The integrated circuit according to claim 1, comprising:
The arbitration logic is
configure the clock source that the required subsystem depends on to be active;
configuring a power domain on which the subsystem depends for being active;
removing clock gating for the required subsystem;
The integrated circuit is further configured as follows.
前記第２の通知が、第２の割り込みである、集積回路。The integrated circuit, wherein the second notification is a second interrupt.
前記第１の割り込みと前記第２の割り込みとが、単一割り込み信号の異なるアサーションである、集積回路。The integrated circuit, wherein the first interrupt and the second interrupt are different assertions of a single interrupt signal.
前記電力管理ネットワークに前記サブシステムを電源オンさせるために、前記サブシステムが依存する各クロック源がオン状態に設定され、each clock source on which the subsystem depends is set to an on state in order to cause the power management network to power on the subsystem;
前記サブシステムに関係するセキュリティが、前記デバック動作が実施される前に前記デバッガによって前記サブシステムへの及び前記サブシステムからのアクセスを許可するように構成される、集積回路。The integrated circuit, wherein security associated with the subsystem is configured to permit access to and from the subsystem by the debugger before the debug operation is performed.
デバッガと、
前記デバッガに結合されるインタフェースであって、前記デバッガに結合される仲裁論理と、前記仲裁論理に結合される電力管理プロセッサと、前記電力管理プロセッサに結合される電力管理ネットワークとを含む、前記インタフェースと、
前記インタフェースに結合されるサブシステムと、
を含み、
前記デバッガが、前記サブシステムに関連するデバック要求を前記仲裁論理に提供することによって前記インタフェースを介してデバック動作を実施するように構成され、
前記仲裁論理が、前記デバック要求に基づいて前記サブシステムに関連する第１の割り込みを前記電力管理プロセッサに提供するように構成され、
前記電力管理プロセッサが、前記第１の割り込みに基づいて、
前記サブシステムの電力状態を判定し、
前記サブシステムが電源オフ状態にあることを判定することに応答して前記電力管理ネットワークに前記サブシステムを電源オンにして電源オン状態に置くようにさせ、
前記電力状態が前記電源オン状態であることに基づいて前記サブシステムが前記電源オン状態にあることを確認するために前記仲裁論理に第１の通知を提供する、
ように構成される、集積回路。 An integrated circuit,
debugger and
an interface coupled to the debugger, the interface including arbitration logic coupled to the debugger; a power management processor coupled to the arbitration logic; and a power management network coupled to the power management processor. and,
a subsystem coupled to the interface;
including;
the debugger is configured to perform debug operations via the interface by providing debug requests related to the subsystem to the arbitration logic;
the arbitration logic is configured to provide a first interrupt associated with the subsystem to the power management processor based on the debug request;
The power management processor, based on the first interrupt,
determining a power state of the subsystem;
in response to determining that the subsystem is in a powered-off state, causing the power management network to power on and place the subsystem in a powered-on state;
providing a first notification to the arbitration logic to confirm that the subsystem is in the powered on state based on the power state being the powered on state ;
An integrated circuit configured as follows .
前記電力管理プロセッサが、前記電力状態が前記電源オン状態であることに基づいて、
前記デバッグ要求に関係するデバッグ動作が完了したという第２の通知を前記仲裁論理から受け取り、
前記サブシステムに前記オン状態を維持するようにさせる、
ように更に構成される、集積回路。 The integrated circuit according to claim 7,
The power management processor , based on the power state being the power-on state,
receiving a second notification from the arbitration logic that a debug operation related to the debug request is complete;
causing the subsystem to maintain the on state;
The integrated circuit is further configured as follows .
集積回路であって、
周辺機器構成要素に結合されるように適合される端子と、
前記端子に結合されるプロセッサコアと、
前記プロセッサコアに結合されるメモリであって、前記プロセッサコアによる実行のためにデバッガを格納する、前記メモリと、
前記プロセッサコアに結合されるインタフェースであって、仲裁論理と、前記仲裁論理に結合される電力管理プロセッサと、前記電力管理プロセッサに結合される電力管理ネットワークとを含む、前記インタフェースと、
前記インタフェースに結合されるサブシステムと、
を含む、前記集積回路を含み、
前記プロセッサコアが、前記サブシステムに関連するデバック要求を前記仲裁論理に提供することによって前記インタフェースを介してデバッグ動作を実施するように構成され、
前記仲裁論理が、前記デバッグ要求に基づいて割り込みを前記電力管理プロセッサに提供するように構成され、
前記電力管理プロセッサが、前記割り込みに基づいて、
前記サブシステムの電力状態を判定し、
前記サブシステムが電源オフ状態であることを判定することに応答して前記電力管理ネットワークに前記サブシステムを電源オンさせて前記サブシステムを電源オン状態に置かさせ、
前記サブシステムが電源オン状態であることを示す第１の通知を前記仲裁論理に提供し、
前記デバッグ要求に関係するデバッグ動作が完了したことの第２の通知を前記仲裁論理から受け取る、
ように構成される、システム。 A system,
An integrated circuit,
a terminal adapted to be coupled to a peripheral component;
a processor core coupled to the terminal;
a memory coupled to the processor core that stores a debugger for execution by the processor core ;
an interface coupled to the processor core , the interface including arbitration logic, a power management processor coupled to the arbitration logic, and a power management network coupled to the power management processor;
a subsystem coupled to the interface;
comprising the integrated circuit,
the processor core is configured to perform debug operations via the interface by providing debug requests related to the subsystem to the arbitration logic ;
the arbitration logic is configured to provide an interrupt to the power management processor based on the debug request;
The power management processor, based on the interrupt,
determining a power state of the subsystem;
in response to determining that the subsystem is in a powered-off state, causing the power management network to power on the subsystem to place the subsystem in a powered-on state;
providing a first notification to the arbitration logic indicating that the subsystem is powered on;
receiving a second notification from the arbitration logic that a debug operation related to the debug request has been completed;
The system is configured as follows .
前記電力管理プロセッサが、前記第２の通知に基づいて前記電力管理ネットワークに前記サブシステムを前記電源オフ状態に復元させるように更に構成される、方法。 10. The system according to claim 9 ,
The method, wherein the power management processor is further configured to cause the power management network to restore the subsystem to the powered-off state based on the second notification .
前記電力管理プロセッサが、前記第２の通知に応答して前記サブシステムを前記電源オン状態に維持するように更に構成される、方法。 10. The system according to claim 9 ,
The method, wherein the power management processor is further configured to maintain the subsystem in the powered -on state in response to the second notification.
前記電力管理ネットワークに前記サブシステムを電源オンにして前記サブシステムを前記電源オン状態に置くようにさせるために、前記サブシステムが依存する各クロック源がオン状態に設定され、each clock source on which the subsystem depends is set to an on state to cause the power management network to power on the subsystem and place the subsystem in the powered on state;
前記サブシステムに関係するセキュリティが、前記デバック動作が実施される前に前記デバッガによって前記サブシステムへの及び前記サブシステムからのアクセスを許可するように構成される、システム。The system, wherein security associated with the subsystem is configured to permit access to and from the subsystem by the debugger before the debug operation is performed.
集積回路のプロセッサコアによって、前記集積回路のサブシステムに対するデバッグ要求を生成することと、
前記プロセッサコアと前記サブシステムとの間のインタフェースによって、前記デバッグ要求に応答して電力管理プロセッサ割り込みを生成することと、
前記電力管理プロセッサ割り込みに基づいて、
電力管理プロセッサによって、前記サブシステムがオン状態にあるかどうかを判定し、
前記電力管理プロセッサによって、前記サブシステムがオフ状態にあると判定されるときに前記サブシステムを前記オン状態にさせ、
前記電力管理プロセッサによって、前記デバッグ要求に関係する前記サブシステムが前記オン状態にあると識別されると前記インタフェースに第１の通知を提供する、ことと、
前記プロセッサコアによって、前記インタフェースを介した前記第１の通知に応答してデバッグ動作を実施することと、
前記電力管理プロセッサによって、前記デバック要求に関係するデバック動作が完了したことの第２の通知を受信することであって、前記第２の通知が前記サブシステムが前記オン状態を維持している又は前記オフ状態に復帰しているかどうかを示す、前記第２の通知を受信することと、
を含む、方法。 A method,
generating a debug request for a subsystem of the integrated circuit by a processor core of the integrated circuit;
generating a power management processor interrupt in response to the debug request by an interface between the processor core and the subsystem;
Based on the power management processor interrupt,
determining, by a power management processor, whether the subsystem is in an on state;
causing the subsystem to enter the on state when the subsystem is determined to be in the off state by the power management processor;
providing a first notification to the interface when the subsystem involved in the debug request is identified by the power management processor as being in the on state ;
performing a debug operation by the processor core in response to the first notification via the interface;
receiving, by the power management processor, a second notification that a debug operation related to the debug request has been completed, the second notification indicating that the subsystem remains in the on state; receiving the second notification indicating whether the off state has been returned;
including methods.
前記第２の通知に基づいて前記サブシステムに前記オフ状態に復元するようにさせることとを更に含む、方法。 14. The method according to claim 13 ,
causing the subsystem to restore the off state based on the second notification.
前記第２の通知に基づいて前記サブシステムを前記オン状態に維持することを更に含む、方法。 14. The method according to claim 13 ,
The method further comprising maintaining the subsystem in the on state based on the second notification.
前記電力管理プロセッサによって、前記サブシステムを前記オン状態にさせることが、前記サブシステムが依存する各クロック源を前記オン状態に設定することを含み、causing the subsystem to the on state by the power management processor includes setting each clock source on which the subsystem depends to the on state;
前記方法が、The method includes:
前記サブシステムに関係するセキュリティを前記デバック動作が実施される前に前記サブシステムへの及び前記サブシステムからのアクセスを許可するように構成することを更に含む、方法。The method further comprising configuring security associated with the subsystem to permit access to and from the subsystem before the debug operation is performed.
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| US17/139,249 US11847006B2 (en) | 2020-01-02 | 2020-12-31 | Integrated circuit with debugger and arbitration interface |
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