JPWO2020046474A5

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Publication number: JPWO2020046474A5
Application number: JP2021510774A
Authority: JP
Publication date: 2022-07-04
Anticipated expiration: 2039-07-11

Claims

構成可能なベクトル行列乗算システムであって、
行及び列に配置されたメモリセルのアレイと、
ベクトルマトリックス乗算器動作中に前記アレイの複数のメモリセルから受け取った電流に応答して出力電圧のベクトルを生成するための、前記アレイに結合された出力ブロックと、
入力電圧のベクトルに応答して入力電流のベクトルを生成し、ベクトルマトリックス乗算器動作中に前記アレイの複数のメモリセルに前記入力電流の前記ベクトルを提供するための、前記アレイに結合された活性化ブロックであって、
第１のサイクル中に、第１のサブアレイが前記アレイで生成され、前記出力ブロックは前記第１のサブアレイに結合され、前記活性化ブロックは前記第１のサブアレイに結合され、
第２のサイクル中に、第２のサブアレイが前記アレイで生成され、前記出力ブロックは前記第２のサブアレイに結合され、前記活性化ブロックは前記第２のサブアレイに結合され、前記第１のサブアレイ及び前記第２のサブアレイは、前記アレイの異なるメモリセルからなる、活性化ブロックと、
前記第２のサブアレイのベクトルマトリックス乗算器動作のために、前記第１のサブアレイから受け取った電流に応答して、前記出力ブロックからの出力電圧のベクトルを前記活性化ブロックにルーティングするためのルーティング回路と、
を備える、システム。
前記ルーティング回路は１つ以上のマルチプレクサを備える、請求項１に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するためのコントローラを更に備える、請求項１に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するための制御論理を更に備える、請求項１に記載のシステム。
前記メモリセルはスプリットゲート型フラッシュメモリセルである、請求項１に記載のシステム。
前記出力ブロックは電流加算器ブロックである、請求項１に記載のシステム。
前記システムは、前記システムのニューロンの出力幅を構成する能力を提供する、請求項１に記載のシステム。
前記システムは、前記システムのニューロンの入力幅を構成する能力を提供する、請求項１に記載のシステム。
前記出力ブロックはデジタルビットを出力する、請求項１に記載のシステム。
電流サンプルアンドホールド回路又は電圧サンプルアンドホールド回路のうちの１つ以上を更に備える、請求項１に記載のシステム。
前記ベクトルマトリックス乗算システムは、長・短期メモリセルの一部である、請求項１に記載のシステム。
前記ベクトルマトリックス乗算システムは、ゲート付き回帰型ユニットセルの一部である、請求項１に記載のシステム。
構成可能なベクトルマトリックス乗算システムであって、
行及び列に配置されたメモリセルのアレイと、
ベクトルマトリックス乗算器動作中に前記アレイの複数のメモリセルから受け取った電流に応答して出力のベクトルを生成するための、前記アレイに結合された出力ブロックであって、
第１のサイクル中に、第１のサブアレイが前記アレイで生成され、前記出力ブロックは前記第１のサブアレイに結合され、活性化ブロックは前記第１のサブアレイに結合され、
第２のサイクル中に、第２のサブアレイが前記アレイで生成され、前記出力ブロックは前記第２のサブアレイに結合され、前記活性化ブロックは前記第２のサブアレイに結合され、
前記第１のサブアレイ及び前記第２のサブアレイは、前記アレイの異なるメモリセルからなる、出力ブロックと、
前記第２のサブアレイのベクトルマトリックス乗算器動作のために、前記第１のサブアレイから受け取った電流に応答して、前記出力ブロックからの出力電圧のベクトルを前記活性化ブロックにルーティングするためのルーティング回路と、
を備える、システム。
前記ルーティング回路は１つ以上のマルチプレクサを含む、請求項１３に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するためのコントローラを更に備える、請求項１３に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するための制御論理を更に備える、請求項１３に記載のシステム。
前記メモリセルはスプリットゲート型フラッシュメモリセルである、請求項１３に記載のシステム。
前記出力ブロックは電流加算器ブロックである、請求項１３に記載のシステム。
前記システムは、前記システムのニューロンの出力幅を構成する能力を提供する、請求項１３に記載のシステム。
前記システムは、前記システムのニューロンの入力幅を構成する能力を提供する、請求項１３に記載のシステム。
前記出力ブロックはデジタルビットを出力する、請求項１３に記載のシステム。
前記出力ブロックはアナログレベルを出力する、請求項１３に記載のシステム。
電流サンプルアンドホールド回路及び電圧サンプルアンドホールド回路のうちの１つ以上を更に備える、請求項１３に記載のシステム。
前記出力ブロックはアナログデジタル変換ブロックを含む、請求項１３に記載のシステム。
入力ブロックを更に備える、請求項１３に記載のシステム。
前記入力ブロックは活性化ブロックを含む、請求項２５に記載のシステム。
前記入力ブロックはデジタルアナログ変換ブロックを含む、請求項２５に記載のシステム。
前記ベクトルマトリックス乗算システムは、長・短期メモリセルの一部である、請求項１３に記載のシステム。
前記ベクトルマトリックス乗算システムは、ゲート付き回帰型ユニットセルの一部である、請求項１３に記載のシステム。
重みが差分セルに格納される、請求項１３に記載のシステム。
重みが２つのブレンドメモリセルに格納される、請求項１３に記載のシステム。
構成可能なベクトルマトリックス乗算システムであって、
行及び列に配置されたメモリセルのアレイと、
ベクトルマトリックス乗算器動作中の前記アレイの複数のメモリセルへの入力データに応答して入力のベクトルを生成するための、前記アレイに結合された入力ブロックであって、
第１のサイクル中に、第１のサブアレイが前記アレイで生成され、前記入力ブロックは前記第１のサブアレイに結合され、
第２のサイクル中に、第２のサブアレイが前記アレイで生成され、前記入力ブロックは前記第２のサブアレイに結合され、
前記第１のサブアレイ及び前記第２のサブアレイは、前記アレイの異なるメモリセルからなる、入力ブロックと、
前記ベクトルマトリックス乗算器動作のために、前記第１のサブアレイに結合された入力データに応答して、前記入力ブロックから入力ベクトルのベクトルをルーティングするためのルーティング回路と、
を備える、システム。
前記ルーティング回路は１つ以上のマルチプレクサを含む、請求項３２に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するためのコントローラを更に備える、請求項３２に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するための制御論理を更に備える、請求項３２に記載のシステム。
前記メモリセルはスプリットゲート型フラッシュメモリセルである、請求項３２に記載のシステム。
出力ベクトルを生成する出力ブロックを更に備える、請求項３２に記載のシステム。
前記出力ブロックは電流加算器ブロックである、請求項３７に記載のシステム。
前記システムは、前記システムのニューロンの出力幅を構成する能力を提供する、請求項３２に記載のシステム。
前記システムは、前記システムのニューロンの入力幅を構成する能力を提供する、請求項３２に記載のシステム。
前記出力ブロックはデジタルビットを出力する、請求項３２に記載のシステム。
前記出力ブロックはアナログレベルを出力する、請求項３２に記載のシステム。
電流サンプルアンドホールド回路及び電圧サンプルアンドホールド回路のうちの１つ以上を更に備える、請求項３２に記載のシステム。
前記出力ブロックはアナログデジタル変換ブロックを含む、請求項３２に記載のシステム。
前記出力ブロックはアナログデジタル変換ブロックを含む、請求項３３に記載のシステム。
前記入力ブロックは活性化ブロックを含む、請求項３２に記載のシステム。
前記入力ブロックはデジタルアナログ変換ブロックを含む、請求項３２に記載のシステム。
前記入力ブロックは、前記メモリセルの前記アレイの各メモリセルのソースゲートに結合される、請求項３２に記載のシステム。
前記入力ブロックは、前記メモリセルの前記アレイの各メモリセルのワード線ゲートに結合される、請求項３２に記載のシステム。
前記ベクトルマトリックス乗算システムは、長・短期メモリセルの一部である、請求項３２に記載のシステム。
前記ベクトルマトリックス乗算システムは、ゲート付き回帰型ユニットセルの一部である、請求項３２に記載のシステム。
重みが差分セルに格納される、請求項３２に記載のシステム。
重みが２つのブレンドメモリセルに格納される、請求項３２に記載のシステム。
アナログニューロメモリシステムであって、
複数のベクトルマトリックス乗算サブシステムであって、各ベクトルマトリックス乗算サブシステムが、
行及び列に配置されたメモリセルのアレイと、
ベクトルマトリックス乗算器動作中に前記アレイの複数のメモリセルから受け取った電流に応答して出力電圧のベクトルを生成するための、前記アレイに結合された出力ブロックと、
入力電圧のベクトルに応答して入力電流のベクトルを生成し、ベクトルマトリックス乗算器動作中に前記アレイの複数のメモリセルに前記入力電流の前記ベクトルを提供するための、前記アレイに結合された活性化ブロックと、
を含む、複数のベクトルマトリックス乗算サブシステムと、
前記複数のベクトルマトリックス乗算サブシステムのうちの１つのベクトルマトリックス乗算サブシステムの第１のアレイに含まれる第１のサブアレイに結合された出力ブロックからの出力電圧のベクトルを前記複数のベクトルマトリックス乗算サブシステムのうちの別のベクトルマトリックス乗算サブシステムの第２のアレイに含まれる第２のサブアレイに結合された活性化ブロックにルーティングするためのルーティング回路と、
を備える、システム。
前記ルーティング回路は１つ以上のマルチプレクサを含む、請求項５４に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するためのコントローラを更に備える、請求項５４に記載のシステム。
前記第１のサブアレイ及び前記第２のサブアレイを生成するための制御論理を更に備える、請求項５４に記載のシステム。
前記ベクトルマトリックス乗算サブシステムの一部又は全体は、長・短期メモリセルを形成する、請求項５４に記載のシステム。
前記ベクトルマトリックス乗算サブシステムの一部又は全体は、ゲート付き回帰型ユニットセルを形成する、請求項５４に記載のシステム。
前記メモリセルはスプリットゲート型フラッシュメモリセルである、請求項５４に記載のシステム。
前記出力ブロックは電流加算器ブロックである、請求項５４に記載のシステム。
前記システムは、前記システムのニューロンの出力幅を構成する能力を提供する、請求項５４に記載のシステム。
前記システムは、前記システムのニューロンの入力幅を構成する能力を提供する、請求項５４に記載のシステム。
前記出力ブロックはデジタルビットを出力する、請求項５４に記載のシステム。
電流サンプルアンドホールド回路又は電圧サンプルアンドホールド回路を更に備える、請求項５４に記載のシステム。
前記ベクトルマトリックス乗算システムは、長・短期メモリセルの一部である、請求項５４に記載のシステム。
前記ベクトルマトリックス乗算システムは、ゲート付き回帰型ユニットセルの一部である、請求項５４に記載のシステム。