以下、添付図面に従って本開示の技術に係る撮像装置の実施形態の一例について説明する。
[第1実施形態]
一例として図1に示すように、撮像装置10は、レンズ交換式カメラである。撮像装置10は、撮像装置本体12と、撮像装置本体12に交換可能に装着される交換レンズ14と、を含み、レフレックスミラーが省略されたデジタルカメラである。交換レンズ14は、手動操作により光軸方向に移動可能なフォーカスレンズ16を有する撮像レンズ18を含む。
また、撮像装置本体12には、ハイブリッドファインダー(登録商標)21が設けられている。ここで言うハイブリッドファインダー21とは、例えば光学ビューファインダー(以下、「OVF」という)及び電子ビューファインダー(以下、「EVF」という)が選択的に使用されるファインダーを指す。なお、OVFとは、“optical viewfinder”の略称を指す。また、EVFとは、“electronic viewfinder” の略称を指す。
交換レンズ14は、撮像装置本体12に対して交換可能に装着される。また、交換レンズ14の鏡筒には、マニュアルフォーカスモード時に使用されるフォーカスリング22が設けられている。フォーカスリング22の手動による回転操作に伴ってフォーカスレンズ16は、光軸方向に移動し、被写体距離に応じた合焦位置で後述の撮像素子20(図3参照)に被写体光が結像される。
撮像装置本体12の前面には、ハイブリッドファインダー21に含まれるOVFのファインダー窓24が設けられている。また、撮像装置本体12の前面には、ファインダー切替えレバー(ファインダー切替え部)23が設けられている。ファインダー切替レバー23を矢印SW方向に回動させると、OVFで視認可能な光学像とEVFで視認可能な電子像(ライブビュー画像)との間で切り換わるようになっている。
なお、OVFの光軸L2は、交換レンズ14の光軸L1とは異なる光軸である。また、撮像装置本体12の上面には、レリーズボタン25、撮像系のモード、及び再生系のモード等の設定用のダイヤル28が設けられている。
レリーズボタン25は、撮像準備指示部及び撮像指示部として機能し、撮像準備指示状態と撮像指示状態との2段階の押圧操作が検出可能である。撮像準備指示状態とは、例えば待機位置から中間位置(半押し位置)まで押下される状態を指し、撮像指示状態とは、中間位置を超えた最終押下位置(全押し位置)まで押下される状態を指す。なお、以下では、「待機位置から半押し位置まで押下される状態」を「半押し状態」といい、「待機位置から全押し位置まで押下される状態」を「全押し状態」という。
本第1実施形態に係る撮像装置10では、動作モードとして撮像モードと再生モードとがユーザの指示に応じて選択的に設定される。撮像モードでは、マニュアルフォーカスモードとオートフォーカスモードとがユーザの指示に応じて選択的に設定される。オートフォーカスモードでは、レリーズボタン25が半押し状態にされることにより撮像条件の調整が行われ、その後、引き続き全押し状態にすると露光が行われる。つまり、レリーズボタン25が半押し状態にされることによりAE(Automatic Exposure)機能が働いて露出状態が設定された後、AF(Auto−Focus)機能が働いて合焦制御され、レリーズボタン25を全押し状態にすると撮像が行われる。
一例として図2に示すように、撮像装置本体12の背面には、タッチパネル・ディスプレイ30、十字キー32、メニューキー34、指示ボタン36、及びファインダー接眼部38が設けられている。
タッチパネル・ディスプレイ30は、液晶ディスプレイ(以下、「第1ディスプレイ」という)40及びタッチパネル42(図3参照)を備えている。
第1ディスプレイ40は、画像及び文字情報等を表示する。第1ディスプレイ40は、撮像モード時に連続フレームで撮像されて得られた連続フレーム画像の一例であるライブビュー画像(スルー画像)の表示に用いられる。また、第1ディスプレイ40は、静止画撮像の指示が与えられた場合に単一フレームで撮像されて得られた単一フレーム画像の一例である静止画像の表示にも用いられる。更に、第1ディスプレイ40は、再生モード時の再生画像の表示及び/又はメニュー画面等の表示にも用いられる。
タッチパネル42は、透過型のタッチパネルであり、第1ディスプレイ40の表示領域の表面に重ねられている。タッチパネル42は、例えば、指又はスタイラスペン等の指示体による接触を検知する。タッチパネル42は、検知結果(タッチパネル42に対する指示体による接触の有無)を示す検知結果情報を所定周期(例えば100ミリ秒)で既定の出力先(例えば、後述のCPU52(図3参照))に出力する。検知結果情報は、タッチパネル42が指示体による接触を検知した場合、タッチパネル42上の指示体による接触位置を特定可能な二次元座標(以下、「座標」という)を含み、タッチパネル42が指示体による接触を検知していない場合、座標を含まない。
十字キー32は、1つ又は複数のメニューの選択、ズーム及び/又はコマ送り等の各種の指令信号を出力するマルチファンクションのキーとして機能する。メニューキー34は、第1ディスプレイ40の画面上に1つ又は複数のメニューを表示させる指令を行うためのメニューボタンとしての機能と、選択内容の確定及び実行などを指令する指令ボタンとしての機能とを兼備した操作キーである。指示ボタン36は、選択項目など所望の対象の消去、指定内容の取消し、及び1つ前の操作状態に戻す場合に等に操作される。
撮像装置10は、撮像系の動作モードとして、静止画撮像モードと動画撮像モードとを有する。静止画撮像モードは、撮像装置10により被写体が撮像されて得られ静止画像を記録する動作モードであり、動画撮像モードは、撮像装置10により被写体が撮像されて得られた動画像を記録する動作モードである。
一例として図3に示すように、撮像装置10は、撮像装置本体12に備えられたマウント46(図1も参照)と、マウント46に対応する交換レンズ14側のマウント44と、を含む。交換レンズ14は、マウント46にマウント44が結合されることにより撮像装置本体12に交換可能に装着される。
撮像レンズ18は、スライド機構48及びモータ50を含む。スライド機構48は、フォーカスリング22の操作が行われることでフォーカスレンズ16を光軸L1に沿って移動させる。スライド機構48には光軸L1に沿ってスライド可能にフォーカスレンズ16が取り付けられている。また、スライド機構48にはモータ50が接続されており、スライド機構48は、モータ50の動力を受けてフォーカスレンズ16を光軸L1に沿ってスライドさせる。
モータ50は、マウント44,46を介して撮像装置本体12に接続されており、撮像装置本体12からの命令に従って駆動が制御される。なお、本第1実施形態では、モータ50の一例として、ステッピングモータを適用している。従って、モータ50は、撮像装置本体12からの命令によりパルス電力に同期して動作する。また、図3に示す例では、モータ50が撮像レンズ18に設けられている例が示されているが、これに限らず、モータ50は撮像装置本体12に設けられていてもよい。
撮像装置10は、被写体を撮像することで得た静止画像及び動画像を記録するデジタルカメラである。撮像装置本体12は、操作部54、外部インタフェース(I/F)63、及び後段回路90を備えている。後段回路90は、撮像素子20から送り出されるデータを受け取る側の回路である。本第1実施形態では、後段回路90としてIC(Integrated Circuit)が採用されている。ICの一例としては、LSI(Large−Scale Integration)が挙げられる。
撮像装置10は、低速モードと高速モードとの何れかの動作モードで動作する。低速モードとは、後段回路90により低フレームレートで処理が行われる動作モードを指す。本第1実施形態では、低フレームレートとして、60fps(frames per second)が採用されている。
これに対し、高速モードとは、後段回路90により高フレームレートで処理が行われる動作モードを指す。本第1実施形態では、高フレームレートとして、240fpsが採用されている。
なお、本第1実施形態では、低フレームレートとして60fpsが例示され、高フレームレートとして240fpsが例示されているが、本開示の技術はこれに限定されない。低フレームレートが30fpsであり、高フレームレートが120fpsであってもよい。このように、高フレームレートが低フレームレートよりも高ければよい。
後段回路90は、CPU(Central Processing Unit)52、I/F56、一次記憶部58、二次記憶部60、画像処理部62、第1表示制御部64、第2表示制御部66、位置検出部70、及びデバイス制御部74を含む。本第1実施形態では、CPU52として、単数のCPUを例示しているが、本開示の技術はこれに限定されず、CPU52に代えて複数のCPUを採用してもよい。つまり、CPU52によって実行される各種処理は、1つのプロセッサ、又は、物理的に離れている複数のプロセッサによって実行されるようにしてもよい。
なお、本第1実施形態では、画像処理部62、第1表示制御部64、第2表示制御部66、位置検出部70、及びデバイス制御部74の各々がASIC(Application Specific Integrated Circuit)によって実現されているが、本開示の技術はこれに限定されるものではない。例えば、ASICに代えてPLD(Programmable Logic Device)及びFPGA(Field−Programmable Gate Array)のうちの少なくとも1つが採用されてもよい。また、ASIC、PLD、及びFPGAのうちの少なくとも1つが採用されてもよい。また、CPU、ROM(Read Only Memory)、及びRAM(Random Access Memory)を含むコンピュータが採用されてもよい。CPUは、単数であってもよいし、複数であってもよい。また、画像処理部62、第1表示制御部64、第2表示制御部66、位置検出部70、及びデバイス制御部74のうちの少なくとも1つが、ハードウェア構成及びソフトウェア構成の組み合わせによって実現されてもよい。
CPU52、I/F56、一次記憶部58、二次記憶部60、画像処理部62、第1表示制御部64、第2表示制御部66、操作部54、外部I/F63、及びタッチパネル42は、バス68を介して相互に接続されている。
CPU52は、撮像装置10の全体を制御する。本第1実施形態に係る撮像装置10では、オートフォーカスモード時に、CPU52が、撮像によって得られた画像のコントラスト値が最大となるようにモータ50を駆動制御することによって合焦制御を行う。また、オートフォーカスモード時に、CPU52は、撮像によって得られた画像の明るさを示す物理量であるAE情報を算出する。CPU52は、レリーズボタン25が半押し状態とされたときには、AE情報により示される画像の明るさに応じたシャッタスピード及びF値を導出する。そして、導出したシャッタスピード及びF値となるように関係各部を制御することによって露出状態の設定を行う。
一次記憶部58とは、揮発性のメモリを意味し、例えばRAMを指す。二次記憶部60とは、不揮発性のメモリを意味し、例えばフラッシュメモリ又はHDD(Hard Disk Drive)を指す。
操作部54は、後段回路90に対して各種指示を与える際にユーザによって操作されるユーザインタフェースである。操作部54は、レリーズボタン25、ダイヤル28、ファインダー切替レバー23、十字キー32、メニューキー34、及び指示ボタン36を含む。操作部54によって受け付けられた各種指示は操作信号としてCPU52に出力され、CPU52は、操作部54から入力された操作信号に応じた処理を実行する。
位置検出部70は、CPU52に接続されている。位置検出部70は、マウント44,46を介してフォーカスリング22に接続されており、フォーカスリング22の回転角度を検出し、検出結果である回転角度を示す回転角度情報をCPU52に出力する。CPU52は、位置検出部70から入力された回転角度情報に応じた処理を実行する。
撮像モードが設定されると、被写体を示す画像光は、手動操作により移動可能なフォーカスレンズ16を含む撮像レンズ18及びメカニカルシャッタ72を介してカラーの撮像素子20の受光面に結像される。
デバイス制御部74は、CPU52に接続されている。また、デバイス制御部74は、撮像素子20及びメカニカルシャッタ72に接続されている。更に、デバイス制御部74は、マウント44,46を介して撮像レンズ18のモータ50に接続されている。
デバイス制御部74は、CPU52の制御下で、撮像素子20、メカニカルシャッタ72、及びモータ50を制御する。
一例として図4に示すように、ハイブリッドファインダー21は、OVF76及びEVF78を含む。OVF76は、対物レンズ81と接眼レンズ86とを有する逆ガリレオ式ファインダーであり、EVF78は、第2ディスプレイ80、プリズム84、及び接眼レンズ86を有する。
また、対物レンズ81の前方には、液晶シャッタ88が配設されており、液晶シャッタ88は、EVF78を使用する際に、対物レンズ81に光学像が入射しないように遮光する。
プリズム84は、第2ディスプレイ80に表示される電子像又は各種の情報を反射させて接眼レンズ86に導き、且つ、光学像と第2ディスプレイ80に表示される(電子像及び/又は各種情報とを合成する。
ここで、ファインダー切替レバー23を図1に示す矢印SW方向に回動させると、回動させる毎にOVF76により光学像を視認することができるOVFモードと、EVF78により電子像を視認することができるEVFモードとが交互に切り替えられる。
第2表示制御部66は、OVFモードの場合、液晶シャッタ88が非遮光状態になるように制御し、接眼部から光学像が視認できるようにする。また、第2表示制御部66は、EVFモードの場合、液晶シャッタ88が遮光状態になるように制御し、接眼部から第2ディスプレイ80に表示される電子像のみが視認できるようにする。
撮像素子20は、本開示の技術に係る「積層型撮像素子」の一例である。撮像素子20は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサである。一例として図5に示すように、撮像素子20には、光電変換素子92、処理回路94、及びメモリ96が内蔵されている。撮像素子20では、光電変換素子92に対して処理回路94及びメモリ96が積層されている。なお、メモリ96は、本開示の技術に係る「記憶部」の一例である。
処理回路94は、例えば、LSIであり、メモリ96は、例えば、RAMである。本第1実施形態では、メモリ96の一例として、DRAMが採用されているが、本開示の技術はこれに限らず、SRAM(Static Random Access Memory)であってもよい。
本第1実施形態では、処理回路94は、ASICによって実現されているが、本開示の技術はこれに限定されるものではない。例えば、ASICに代えてPLD及びFPGAのうちの少なくとも1つが採用されてもよい。また、ASIC、PLD、及びFPGAのうちの少なくとも1つが採用されてもよい。また、CPU、ROM、及びRAMを含むコンピュータが採用されてもよい。CPUは、単数であってもよいし、複数であってもよい。また、処理回路94は、ハードウェア構成及びソフトウェア構成の組み合わせによって実現されてもよい。
光電変換素子92は、マトリクス状に配置された複数のフォトセンサを有している。本第1実施形態は、フォトセンサの一例として、フォトダイオードが採用されている。また、複数のフォトセンサの一例としては、“4896×3265”画素分のフォトダイオードが挙げられる。
光電変換素子92は、カラーフィルタを備えており、カラーフィルタは、輝度信号を得るために最も寄与するG(緑)に対応するGフィルタ、R(赤)に対応するRフィルタ、及びB(青)に対応するBフィルタを含む。本第1実施形態では、光電変換素子92の複数のフォトダイオードに対してGフィルタ、Rフィルタ、及びBフィルタが行方向(水平方向)及び列方向(垂直方向)の各々に既定の周期性で配置されている。そのため、撮像装置10は、R,G,B信号の同時化処理等を行う際に、繰り返しパターンに従って処理を行うことが可能となる。なお、同時化処理とは、単板式のカラー撮像素子のカラーフィルタ配列に対応したモザイク画像から画素毎に全ての色情報を算出する処理を指す。例えば、RGB3色のカラーフィルタからなる撮像素子の場合、同時化処理とは、RGBからなるモザイク画像から画素毎にRGB全ての色情報を算出する処理を意味する。
なお、ここでは、撮像素子20としてCMOSイメージセンサを例示しているが、本開示の技術はこれに限定されず、例えば、光電変換素子92がCCD(Charge Coupled Device)イメージセンサであっても本開示の技術は成立する。
撮像素子20は、いわゆる電子シャッタ機能を有しており、デバイス制御部74の制御下で電子シャッタ機能を働かせることで、光電変換素子92内の各フォトダイオードの電荷蓄積時間を制御する。電荷蓄積時間とは、いわゆるシャッタスピードを指す。
処理回路94は、デバイス制御部74によって制御される。処理回路94は、被写体が光電変換素子92により撮像されることで得られた撮像画像データを読み出す。ここで言う「撮像画像データ」とは、被写体を示す画像データを指す。撮像画像データは、光電変換素子92に蓄積された信号電荷である。詳しくは後述するが、撮像画像データは、第1撮像画像データと第2撮像画像データとに大別される。
また、本第1実施形態では、撮像画像データの一例として、光電変換素子92に含まれる全てのフォトダイオードのうち、指定された1つの部分領域に含まれる複数のフォトダイオードにより被写体が撮像されることで得られた画像データを採用しているが、本開示の技術はこれに限定されない。例えば、光電変換素子92内の全てのフォトダイオードにより被写体が撮像されることで得られた画像データを採用してもよい。
処理回路94は、光電変換素子92から読み出した撮像画像データに対してA/D(Analog/Digital)変換を行う。処理回路94は、撮像画像データに対してA/D変換を行うことで得た撮像画像データをメモリ96に記憶する。処理回路94は、メモリ96から撮像画像データを取得する。処理回路94は、取得した撮像画像データに対して処理を施すことで得た処理済み画像データを後段回路90のI/F56に出力する。
なお、以下では、説明の便宜上、処理回路94が処理済み画像データを後段回路90のI/F56に出力する形態例を挙げて説明するが、本開示の技術はこれに限定されない。例えば、処理回路94は、取得した撮像画像データそのものを後段回路90のI/F56に出力するようにしてもよいし、撮像画像データそのもの、及び処理済み画像データの双方を後段回路90のI/F56に出力するようにしてもよい。また、ユーザから与えられた指示、又は、撮像環境に応じて、処理回路94により、撮像画像データそのもの、及び処理済み画像データが選択的に後段回路90のI/F56に出力されるようにしてもよい。
一例として図6に示すように、処理回路94は、光電変換素子駆動回路94A、AD(Analog−to−Digital)変換回路94B、画像処理回路94C、及び出力回路94Dを含み、CPU52の制御下で動作する。光電変換素子駆動回路94Aは、光電変換素子92及びAD変換回路94Bに接続されている。メモリ96は、AD変換回路94B及び画像処理回路94Cに接続されている。画像処理回路94Cは出力回路94Dに接続されている。出力回路94Dは、後段回路90のI/F56に接続されている。
なお、画像処理回路94Cは、本開示の技術に係る「処理部」の一例である。また、出力回路94Dは、本開示の技術に係る「出力部」の一例である。
光電変換素子駆動回路94Aは、デバイス制御部74の制御下で、光電変換素子92を制御し、光電変換素子92からアナログの撮像画像データを読み出す。AD変換回路94Bは、光電変換素子駆動回路94Aにより読み出された撮像画像データをデジタル化し、デジタル化した撮像画像データをメモリ96に記憶する。
撮像装置10では、第1フレームレート及び第2フレームレートを含む複数のフレームレートで各種処理が実行可能とされている。第1フレームレート及び第2フレームレートは共に可変なフレームレートであり、第1フレームレートは、第2フレームレートよりも高いフレームレートである。
画像処理回路94Cは、メモリ96に記憶されている撮像画像データに対して処理を施す。出力回路94Dは、画像処理回路94Cにより処理が施されることで得られた処理済み画像データを第2フレームレートで撮像素子20の外部に出力する。ここで言う「撮像素子20の外部」とは、後段回路90のI/F56を指す。
なお、撮像素子20では、第1フレームレートで被写体が撮像される。撮像素子20では、光電変換素子駆動回路94Aによる読み出し、AD変換回路94Bによるメモリ96への撮像画像データの記憶、及び画像処理回路94Cによる処理が、第1フレームレートで行われるが、本開示の技術はこれに限定されない。例えば、光電変換素子駆動回路94Aによる読み出し、AD変換回路94Bによるメモリ96への撮像画像データの記憶、及び画像処理回路94Cによる処理のうち、少なくともAD変換回路94Bによるメモリ96への撮像画像データの記憶が第1フレームレートで行われるようにしてもよい。この場合、光電変換素子駆動回路94Aによる読み出し、AD変換回路94Bによるメモリ96への撮像画像データの記憶、及び画像処理回路94Cによる処理のうち、光電変換素子駆動回路94Aによる読み出し、及びAD変換回路94Bによるメモリ96への撮像画像データの記憶が第1フレームレートで行われる、という形態例が挙げられる。
画像処理回路94Cは、第1撮像画像データと第2撮像画像データとの相違度に応じて、第1撮像画像データを複数のビット範囲で分割されることにより圧縮されて得られる圧縮画像データを生成する。
ここで、第1撮像画像データとは、被写体が光電変換素子92により撮像されることで得られた撮像画像データを指し、第2撮像画像データとは、メモリ96に記憶された撮像画像データを指す。換言すると、被写体が撮像された時期が前後する一対の撮像画像データのうち先に撮像されて得られた撮像画像データが第2撮像画像データであり、後に撮像されて得られた撮像画像データが第1撮像画像データである。本第1実施形態において、第1撮像画像データは、被写体が光電変換素子92により撮像されて得られた最新の撮像画像データであり、第2撮像画像データは、第1撮像画像データよりも1フレーム前に得られた撮像画像データである。
また、ここで言う「複数のビット範囲」とは、例えば、上位ビット範囲と下位ビット範囲とを指す。1フレーム分の撮像画像データが12ビットの場合、上位ビット範囲とは、12ビットのうちの上位6ビットを指し、下位ビット範囲とは、12ビットのうちの下位6ビットを指す。ここで言う「1フレーム分の撮像画像データが12ビット」とは、各画素が12ビットの画素値を有することを意味する。よって、上位ビット範囲とは、各画素の画素値について、12ビットのうちの上位6ビットを意味し、下位ビット範囲とは、各画素の画素値について、12ビットのうちの下位6ビットを意味する。なお、以下では、画素値を「画素データ」とも称する。
次に、撮像装置10の本開示の技術に係る部分の作用について説明する。
なお、以下では、説明の便宜上、第1ディスプレイ40及び第2ディスプレイ80を区別して説明する必要がない場合は、符号を付さずに「表示装置」と称する。表示装置は、本開示の技術に係る「表示部」の一例である。また、以下では、説明の便宜上、第1表示制御部64及び第2表示制御部66を区別して説明する必要がない場合は、符号を付さずに「表示制御部」と称する。表示制御部は、本開示の技術に係る「制御部」の一例である。
また、以下では、説明の便宜上、表示装置に対してライブビュー画像を表示させる場合について説明する。また、以下では、説明の便宜上、メモリ96が2フレーム分以上の撮像画像データをFIFO方式で記憶可能なメモリであることを前提として説明する。また、以下では、説明の便宜上、メモリ96には、2フレーム以上の撮像画像データが既に記憶されていることを前提として説明する。また、以下の説明において、メモリ96に記憶された時期が前後する2フレームの撮像画像データのうち、メモリ96に先に記憶された撮像画像データが第2撮像画像データであり、第2撮像画像データの次にメモリ96に記憶された撮像画像データが第1撮像画像データである。なお、以下では、第1撮像画像データにより示される画像を「第1撮像画像」と称し、第2撮像画像データにより示される画像を「第2撮像画像」と称する。
先ず、処理回路94の画像処理回路94Cが1フレーム分の圧縮画像データを生成する場合に画像処理回路94Cによって実行される圧縮処理について図7を参照して説明する。
なお、図7に示す圧縮処理では、処理回路94によって第1フレームレートで行われる。また、説明の便宜上、図7に示す圧縮処理では、メモリ96に記憶されている1フレーム分の撮像画像データのビット数を12ビットとし、第1撮像画像データを、7ビットの画像データに圧縮することを目的とする。また、第1撮像画像データ及び第2撮像画像データの元のビット数はいずれも12ビットである。ここで言う「元のビット数」とは、図7に示す圧縮処理が実行される前にメモリ96に記憶されている第1撮像画像データ及び第2撮像画像データのビット数を指す。また、図7に示す圧縮処理において、12ビットは、本開示の技術に係る「第1ビット」の一例であり、7ビットは、本開示の技術に係る「第2ビット」の一例である。
図7に示す圧縮処理では、先ず、ステップ100で、画像処理回路94Cは、注目ラインについて、第1撮像画像の全画素の各々の現画素データDnをメモリ96から読み出し、その後、圧縮処理はステップ102へ移行する。ここで、注目ラインとは、メモリ96に記憶されている撮像画像データの1番目〜N番目の水平ラインのうちの未使用の1つの水平ラインを指す。ここで言う「未使用」とは、後述のステップ106又はステップ108の処理に未だに使用されていないことを意味する。現画素データDnとは、第1撮像画像データに含まれる画素の画素データを指す。メモリ96から読み出される現画素データDnのビット数は12ビットである。
ステップ102で、画像処理回路94Cは、注目ラインについて、第2撮像画像の全画素の各々の前画素データDpをメモリ96から読み出し、その後、圧縮処理はステップ104へ移行する。前画素データDpとは、第2撮像画像データに含まれる画素の画素データを指す。メモリ96から読み出される前画素データDpのビット数は12ビットである。
ステップ104で、画像処理回路94Cは、注目画素について、ステップ100で読み出した現画素データDnとステップ102で読み出した前画素データDpとの上位nビットを比較する。そして、画像処理回路94Cは、現画素データDnと前画素データDpとの上位nビットが異なるか否かを判定する。ここで、「注目画素」とは、注目ラインの全画素のうちの未処理の画素を指す。「未処理の画素」とは、未だにステップ106又はステップ108の処理対象とされていない画素を指す。
ここで言う「上位nビット」は、本開示の技術に係る既定上位ビットの一例である。本ステップ104において、上位nビットは、上位5ビットである。ここでの上位5ビットは、第1撮像画像データのビット数である12ビットから、第1撮像画像データを圧縮して得られる圧縮画像データのビット数である7ビットを減じることで得た値に相当するビットである。
ステップ104において、現画素データDnと前画素データDpとの上位nビットが同じ場合は、判定が否定されて、圧縮処理はステップ106へ移行する。ステップ104において、現画素データDnと前画素データDpとの上位nビットが異なる場合は、判定が肯定されて、圧縮処理はステップ108へ移行する。
ここで、現画素データDnと前画素データDpとの上位nビットが同じ場合とは、被写体が変化していない場合を意味する。これに対し、現画素データDnと前画素データDpとの上位nビットが異なる場合とは、被写体が変化した場合を意味する。
ステップ106で、画像処理回路94Cは、注目画素について、現画素データDnの下位bビットの圧縮画素データDoを生成し、その後、圧縮処理はステップ109へ移行する。本ステップ106において、下位bビットは、下位7ビットである。ここで、下位bビットの圧縮画像データDoを生成するのは、ノイズ情報を後段回路90に伝えるためである。
なお、本ステップ106では、生成された下位bビットの圧縮画素データDoに対して更に特定の画像処理が施されるようにしてもよい。
ステップ108で、画像処理回路94Cは、注目画素について、現画素データDnの上位bビットの圧縮画素データDoを生成し、その後、圧縮処理はステップ109へ移行する。本ステップ108において、上位bビットは、上位7ビットである。
なお、本ステップ108では、生成された上位bビットの圧縮画素データDoに対して更に特定の画像処理が施されるようにしてもよい。
ステップ106又はステップ108の処理が実行されると、現画素データDnは、例えば、図10に示すように、圧縮画素データDoに圧縮される。
図10に示す例では、先ず、12ビットの現画素データDnと12ビットの前画素データDpとの排他的論理和が算出される。
次に、上位5ビットが“1”で、下位7ビットが“0”の12ビットデータと、排他的論理和との論理積が算出される。ここでは「上位5ビット」を例示しているが、これは、ステップ104において上位nビットとして上位5ビットが使用されているからである。仮に、例えば、ステップ104において上位nビットとして上位7ビットが使用されていれば、上位7ビットが“1”で、下位5ビットが“0”の12ビットデータと、排他的論理和との論理積が算出される。
そして、算出された論理積が“0”でない場合は、現画素データDnの上位[11:5]のビットを圧縮画素データDoの[6:0]のビットとする。算出された論理積が“0”の場合は、現画素データDnの下位[6:0]のビットを圧縮画像データDoの[6:0]のビットとする。
ステップ109で、ステップ104〜ステップ108で1ライン分の処理が終了したか否かを判定する。ステップ109において、ステップ104〜ステップ108で1ライン分の処理が終了していない場合は、判定が否定されて、圧縮処理はステップ104へ移行する。ステップ109において、ステップ104〜ステップ108で1ライン分の処理が終了した場合は、判定が肯定されて、圧縮処理はステップ110へ移行する。
ステップ110で、メモリ96に記憶されている第1撮像画像データの垂直方向の最終ラインに注目ラインが到達しているか否かを判定する。ステップ110において、メモリ96に記憶されている第1撮像画像データの垂直方向の最終ラインに注目ラインが到達していない場合は、判定が否定されて、圧縮処理はステップ112へ移行する。ステップ110において、メモリ96に記憶されている第1撮像画像データの垂直方向の最終ラインに注目ラインが到達している場合は、判定が肯定されて、圧縮処理はステップ114へ移行する。
ステップ112で、画像処理回路94Cは、注目ラインのアドレスを1インクリメントすることで、メモリ96に記憶されている第1撮像画像データの垂直方向に注目ラインを1ラインずらし、その後、圧縮処理はステップ100へ移行する。
ステップ114で、画像処理回路94Cは、ステップ106又はステップ108の処理が実行されることで得られた全画素についての圧縮画素データDoを1フレーム分の圧縮画像データとし、1フレーム分の圧縮画像データを出力回路94Dに出力し、画像処理回路94Cは圧縮処理を終了する。
なお、本ステップ114の処理が実行されることで出力される圧縮画像データは、本開示の技術に係る「処理済み画像データ」、「1つのビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
また、本ステップ114において、画像処理回路94Cは、圧縮画像データに対して特定の画像処理を施してもよい。この場合、圧縮画像データに対して特定の画像処理が施された処理済み圧縮画像データが出力回路94Dに出力される。ここで言う「処理済み圧縮画像データ」は、本開示の技術に係る「処理済み画像データ」、「1つのビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
次に、処理回路94の出力回路94Dによって実行される画像データ出力処理について図8を参照して説明する。
図8に示す画像データ出力処理では、先ず、ステップ130で、出力回路94Dは、画像処理回路94Cから圧縮画像データが入力されたか否かを判定する。本ステップ130において、画像処理回路94Cから入力される圧縮画像データは、図7に示す圧縮処理に含まれるステップ114で出力された圧縮画像データである。
ステップ130において、画像処理回路94Cから圧縮画像データが入力された場合は、判定が肯定されて、画像データ出力処理はステップ132へ移行する。ステップ130において、画像処理回路94Cから圧縮画像データが入力されていない場合は、判定が否定されて、画像データ出力処理はステップ134へ移行する。
ステップ132で、出力回路94Dは、ステップ130で入力された圧縮画像データを第2フレームレートで後段回路90のI/F56に出力し、その後、画像データ出力処理はステップ134へ移行する。
ステップ134で、出力回路94Dは、画像データ出力処理を終了する条件である画像データ出力処理終了条件を満足したか否かを判定する。画像データ出力処理終了条件としては、例えば、画像データ出力処理を終了させる指示がタッチパネル42及び/又は操作部54によって受け付けられたとの条件が挙げられる。また、画像データ出力処理終了条件としては、例えば、画像データ出力処理が開始されてからレリーズボタン25が押されることなく、予め定められた時間を超えたとの条件が挙げられる。ここで言う「予め定められた時間」とは、例えば、5分を指す。予め定められた時間は、固定値であってもよいし、ユーザから与えられた指示に応じて変更可能な可変値であってもよい。
ステップ134において、画像データ出力処理終了条件を満足していない場合は、判定が否定されて、画像データ出力処理はステップ130へ移行する。ステップ134において、画像データ出力処理終了条件を満足した場合は、判定が肯定されて、出力回路94Dは画像データ出力処理を終了する。
図7に示す圧縮処理及び図8に示す画像データ出力処理が処理回路94によって実行されることで、一例として図18に示すように画像データが遷移する。
図18に示す例では、垂直駆動信号に同期して1フレーム分の撮像画像データの読み出しが開始され、1番目の水平ラインからN(>1)番目の水平ラインにかけて画素データが光電変換素子92から読み出される。光電変換素子92から読み出された1フレーム分の画素データは、先ず、現画素データDnとしてメモリ96に記憶される。
次に、光電変換素子92から1フレーム分の画素データが読み出されてメモリ96への記憶が開始されると、メモリ96に既に記憶されている1フレーム前の現画素データDnは前画素データDpとなり、新たな画素データが現画素データDnとしてメモリ96に記憶される。例えば、nフレーム目の画素データのメモリ96への記憶が開始されると、n−1フレーム目の画素データは、現画素データDnから前画素データDpに変更され、メモリ96に記憶されたnフレーム目の画素データが現画素データDnとなる。そして、前フレームの第2撮像画像と現フレームの第1撮像画像とが比較され、第1撮像画像がビット圧縮される。ビット圧縮とは、例えば図7に示すステップ106,108の処理、すなわち、第1撮像画像から圧縮画素データDoを生成する処理を指す。
次に、後段回路90の表示制御部によって実行される表示制御処理について図9を参照して説明する。なお、ここでは、説明の便宜上、図8に示す画像データ出力処理が実行されることで出力回路94Dから圧縮画像データが後段回路90に出力され、圧縮画像データがCPU52及び画像処理部62に入力されたことを前提として説明する。
図9に示す表示制御処理では、ステップ150で、表示制御部は、画像処理部62から圧縮画像データが入力されたか否かを判定する。ステップ150において、画像処理部62から圧縮画像データが入力されていない場合は、判定が否定されて、表示制御処理はステップ154へ移行する。ステップ150において、画像処理部62から圧縮画像データが入力された場合は、判定が肯定されて、表示制御処理はステップ152へ移行する。
ステップ152で、表示制御部は、圧縮画像データをグラフィックデータとして表示装置に出力し、その後、表示制御処理はステップ154へ移行する。本ステップ152の処理が実行されることで圧縮画像データが表示装置に出力されると、表示装置は、圧縮画像データにより示される画像を表示する。
ステップ154で、表示制御部は、表示制御処理を終了する条件である表示制御処理終了条件を満足したか否かを判定する。表示制御処理終了条件は、例えば、上述した圧縮処理終了条件と同じ条件である。
ステップ154において、表示制御処理終了条件を満足していない場合は、判定が否定されて、表示制御処理はステップ150へ移行する。ステップ154において、表示制御処理終了条件を満足した場合は、判定が肯定されて、表示制御部は表示制御処理を終了する。
以上説明したように、本第1実施形態に係る撮像装置10では、画像処理回路94Cにより、被写体が光電変換素子92により撮像されることで得られた第1撮像画像データとメモリ96に記憶された第2撮像画像データとの相違度が決定される。ここで言う「相違度」は、例えば、ステップ104の判定結果である。また、画像処理回路94Cにより、相違度に応じて、第1撮像画像データが複数のビット範囲で分割されることにより圧縮されて得られる圧縮画像データが生成される。そして、出力回路94Dにより、画像処理回路94Cで生成された圧縮画像データが第2フレームレートで後段回路90に出力される。
従って、本第1実施形態に係る撮像装置10は、撮像されて得られた第1撮像画像データをそのまま撮像素子20の外部に出力する場合に比べ、撮像素子20の外部への画像データの出力に伴う消費電力を低減することできる。
また、本第1実施形態に係る撮像装置10では、第1フレームレートとして、第2フレームレートよりも高いフレームレートが採用されている。
従って、本第1実施形態に係る撮像装置10は、出力回路94Dによる圧縮画像データの出力に用いられるフレームレートと同じフレームレートで画像処理回路94Cによって処理が行われる場合に比べ、圧縮画像データを迅速に生成することができる。
また、本第1実施形態に係る撮像装置10では、第2撮像画像データが、第1撮像画像データよりも1フレーム前に得られた画像データである。
従って、本第1実施形態に係る撮像装置10は、第1撮像画像データと第2撮像画像データとが同時に撮像されて得られた画像データである場合に比べ、第1撮像画像データと第2撮像画像データとの相違度を大きくすることができる。
また、本第1実施形態に係る撮像装置10では、第1撮像画像データと第2撮像画像データとの相違度が、第1撮像画像データと第2撮像画像データとの上位nビットについての相違度である。
従って、本第1実施形態に係る撮像装置10は、第1撮像画像データと第2撮像画像データとの全ビットを比較する場合に比べ、第1撮像画像データと第2撮像画像データとの相違度を迅速に定めることができる。
また、本第1実施形態に係る撮像装置10では、第1撮像画像データ及び第2撮像画像データは、互いにビット数が揃った画像データであり、圧縮画像データは、12ビットよりも小さな7ビットであり、上位nビットは、12ビットから7ビットを減じることで得た値に相当するビット、すなわち、5ビットである。
従って、本第1実施形態に係る撮像装置10は、圧縮画像データのビットとは無関係なビットで第1撮像画像データと第2撮像画像データとを比較して第1撮像画像データと第2撮像画像データとの相違度を定める場合に比べ、第1撮像画像データと第2撮像画像データとの相違度を高精度に定めることができる。
更に、本第1実施形態に係る撮像装置10では、撮像素子20として積層型CMOSイメージセンサが採用されている。
従って、本第1実施形態に係る撮像装置10は、光電変換素子92がメモリ96に積層されていないタイプの撮像素子を用いる場合に比べ、第1撮像画像データと第2撮像画像データとの相違度を迅速に定めることができる。
なお、上記第1実施形態では、メモリ96に記憶されている1フレーム分の第1撮像画像データのビット数を12ビットとし、7ビットの圧縮画像データを生成する形態例を挙げて説明したが、本開示の技術はこれに限定されない。例えば、図11に示すように、16ビットの第1撮像画像から9ビットの圧縮画像データを生成してもよい。この場合、図7に示すステップ104の処理で用いられる上位nビットは、第1撮像画像の16ビットから圧縮画像データの9ビットを減じて得た7ビットである。また、14ビットの第1撮像画像から7ビットの圧縮画像データを生成してもよい。この場合、図7に示すステップ104の処理で用いられる上位nビットは、第1撮像画像の14ビットから圧縮画像データの7ビットを減じて得た7ビットである。また、12ビットの第1撮像画像から7ビットの圧縮画像データを生成してもよい。この場合、図7に示すステップ104の処理で用いられる上位nビットは、第1撮像画像の12ビットから圧縮画像データの7ビットを減じて得た5ビットである。更に、10ビットの第1撮像画像から6ビットの圧縮画像データを生成してもよい。この場合、図7に示すステップ104の処理で用いられる上位nビットは、第1撮像画像の10ビットから圧縮画像データの6ビットを減じて得た4ビットである。
また、上記第1実施形態では、注目ラインを1ラインとしたが、本開示の技術はこれに限定されない。例えば、注目ラインを複数ラインとしてもよい。
また、上記第1実施形態では、1フレーム分の第1及び第2撮像画像データがメモリ96に記憶されてから画像処理回路94Cによりライン単位で第1撮像画像データと第2撮像画像データとが比較される形態例を挙げて説明したが、本開示の技術はこれに限定されない。つまり、図7に示すステップ104での第1撮像画像データと第2撮像画像データとの比較は、1フレーム分の第1撮像画像データがメモリ96に記憶される前に行われるようにしてもよい。
この場合、例えば、光電変換素子92から、本開示の技術に係る「読出部」の一例である処理回路94により第1撮像画像データがライン単位で読み出される毎の第1撮像画像データと第2撮像画像データとのライン単位での相違度に応じて、第1撮像画像データが圧縮される。これにより、撮像装置10は、フレーム単位で第1撮像画像データが読み出されるのを待ってから第1撮像画像データと第2撮像画像データとの相違度が定まる場合に比べ、迅速に圧縮画像データを出力することができる。なお、ここで言う「相違度」とは、例えば、図7に示すステップ104での判定結果に相当する。また、ここで言う「ライン単位」は、1ラインであってもよいし、複数ラインであってもよい。
また、上記第1実施形態では、第2撮像画像データとして第1撮像画像データの1フレーム前の撮像画像データが採用されているが、本開示の技術はこれに限定されない。例えば、第2撮像画像データは、第1撮像画像データの複数フレーム前の撮像画像データであってもよい。
[第2実施形態]
上記第1実施形態では、単に注目ライン毎に圧縮画素データDoが生成される形態例を挙げて説明したが、本第2実施形態では、1ライン毎に上位ビットの圧縮画像データなのか、下位ビットの圧縮画像データなのかを特定可能な形態例について説明する。なお、本第2実施形態では、上記第1実施形態と同一の構成要素については同一の符号を付し、その説明を省略する。
本第2実施形態に係る撮像装置10は、上記第1実施形態に係る撮像装置10に比べ、画像処理回路94Cにより、図7に示す圧縮処理に代えて図12に示す圧縮処理が実行される点が異なる。
そこで、画像処理回路94Cによって実行される本第2実施形態に係る圧縮処理について図12を参照して説明する。
図12に示す圧縮処理は、図7に示す圧縮処理に比べ、ステップ200の処理を有する点、及び、ステップ114の処理に代えてステップ202の処理を有する点が異なる。
図12に示す圧縮処理では、ステップ109において判定が肯定された場合、圧縮処理はステップ200へ移行する。
ステップ200で、画像処理回路94Cは、注目ラインの全画素の圧縮画素データDoである1ライン分の圧縮画像データの最上位2ビットにビット範囲特定フラグを付与し、その後、圧縮処理はステップ110へ移行する。なお、ビット範囲特定フラグは、本開示の技術に係る「ビット画像特定情報」及び「分割画像特定情報」の一例である。
画像処理回路94Cにより本ステップ200の処理が実行されることで、ビット範囲特定フラグが付与された圧縮画像データが生成される。なお、ここで生成された圧縮画像データは、本開示の技術に係る「第1撮像画像データが複数のビット範囲で分割されることにより得られた複数のビットのうちの相違度に応じて定められた1つのビット画像データに基づくデータ」の一例である。また、ここで生成された圧縮画像データは、「第1撮像画像データが複数のビット範囲で分割されることにより得られた複数の分割画像データのうちの何れかの分割画像データに基づくデータ」の一例でもある。
ビット範囲特定フラグは、上位ビット特定フラグと下位ビット特定フラグとに大別される。上位ビット特定フラグとは、上位ビット圧縮画像データを特定可能なフラグを指す。上位ビット圧縮画像データとは、例えば、過半数の画素の画素データが上位bビットの圧縮画素データDoである1ライン分の圧縮画像データを指す。下位ビット特定フラグとは、下位ビット圧縮画像データを特定可能なフラグを指す。下位ビット圧縮画像データとは、例えば、過半数の画素の画素データが下位bビットの圧縮画素データDoである1ライン分の圧縮画像データを指す。以下では、説明の便宜上、上位ビット圧縮画像データと下位ビット圧縮画像データとを区別して説明する必要がない場合、「ビット圧縮画像データ」と称する。
なお、上位ビット圧縮画像データ及び下位ビット圧縮画像データは、本開示の技術に係る「複数のビット画像データ」及び「複数の分割画像データ」の一例である。また、上位ビット圧縮画像データは、本開示の技術に係る「上位ビット画像データ」の一例である。更に、下位ビット圧縮画像データは、本開示の技術に係る「下位ビット画像データ」の一例である。
図13に示す例では、2バイトの1ライン分の圧縮画像データの最上位2ビットにビット範囲特定フラグが付与されている。一例として図13に示す1ライン分の圧縮画像データでは、最上位2ビットに、ビット範囲特定フラグが付与され、ビット範囲特定フラグに続いてブランキング及びダミー等の同期コード、及び、画素毎の圧縮画素データDoが連なっている。図13に示す1ライン分の圧縮画像データの最上位2ビットに付与される上位ビット特定フラグとしては、例えば、“00”が挙げられ、下位ビット特定フラグとしては、例えば、“01”が挙げられる。つまり、最上位2ビットに“00”が付与された1ライン分の圧縮画像データは、上位ビット圧縮画像として扱われ、最上位2ビットに“01”が付与された1ライン分の圧縮画像データは、下位ビット圧縮画像として扱われる。
ステップ202で、画像処理回路94Cは、ビット範囲特定フラグが各々付与された複数ラインの圧縮画像データである1フレーム分の圧縮画像データとし、1フレーム分の圧縮画像データを出力回路94Dに出力し、画像処理回路94Cは圧縮処理を終了する。
なお、本ステップ202の処理が実行されることで出力される圧縮画像データは、本開示の技術に係る「処理済み画像データ」、「ビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
また、本ステップ202において、画像処理回路94Cは、圧縮画像データに対して特定の画像処理を施してもよい。この場合、圧縮画像データに対して特定の画像処理が施された処理済み圧縮画像データが出力回路94Dに出力される。ここで言う「処理済み圧縮画像データ」は、本開示の技術に係る「処理済み画像データ」、「1つのビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
以上説明したように、本第2実施形態に係る撮像装置10では、圧縮画像データは、第1撮像画像データが複数のビット範囲で分割されることで得られた上位ビット圧縮画像データ及び下位ビット圧縮画像データのうちの相違度に応じて定められた1つのビット圧縮画像データである。ここで言う「相違度」は、例えば、上記ステップ104の判定結果である。
従って、本第2実施形態に係る撮像装置10は、第1撮像画像データの全ビットを出力する場合に比べ、画像データの出力に伴う消費電力を低減することができる。
また、撮像装置10では、圧縮画像データの最上位2ビットを、ビット範囲特定フラグが付与されるビットとされている。
従って、本第2実施形態に係る撮像装置10は、圧縮画像データの出力タイミングとは異なるタイミングでビット範囲特定フラグを後段回路90に出力する場合に比べ、後段回路90にて、圧縮画像データが何れのビット圧縮画像データに基づくデータであるのかを迅速に特定することができる。
更に、本第2実施形態に係る撮像装置10では、ステップ104〜ステップ109の処理が実行されることで、1ライン毎に圧縮画像データが生成される。そして、圧縮画像データは、ビット範囲特定フラグを有する。
従って、本第2実施形態に係る撮像装置10は、1ライン毎に、圧縮画像データが何れのビット圧縮画像データであるのかを特定することができる。
なお、上位第2実施形態では、圧縮画像データの最上位2ビットにビット範囲特定フラグが付与される形態例を挙げて説明したが、本開示の技術はこれに限定されない。例えば、圧縮画像データの最下位2ビットにビット範囲特定フラグが付与されるようにしてもよいし、圧縮画像データ内の特定可能な2ビットにビット範囲特定フラグが付与されるようにしてもよい。また、例えば、圧縮画像データ内のうちの特定の1ビットを、ビット範囲特定フラグが付与されるビットとして用いてもよい。このように、圧縮画像データの一部のビットがビット範囲特定フラグの付与されるビットとして用いられるようにすればよい。
また、上記第2実施形態では、ステップ104において、現画素データDnと前画素データDpとの上位nビットが異なるか否かが判定されているが、本開示の技術はこれに限定されない。ステップ104では、現画素データDnと前画素データDpとの上位nビットの相違度が既定条件を満たしているか否かが判定されるようにしてもよい。この場合、ステップ106の処理が実行されることで生成される圧縮画素データDoは、本開示の技術に係る「下位ビット画像データに基づくデータ」の一例である。また、ステップ108の処理が実行されることで生成される圧縮画素データDoは、本開示の技術に係る「上位ビット画像データに基づくデータ」の一例である。
例えば、現画素データDnと前画素データDpとの上位nビットの差分の絶対値が閾値以上の場合、ステップ108の処理が実行され、現画素データDnと前画素データDpとの上位nビットの差分の絶対値が閾値未満の場合、ステップ106の処理が実行される。これにより、被写体の動きに拘らず第1撮像画像データの全ビットが出力される場合に比べ、画質の低下の抑制の度合いと消費電力の抑制の度合いとが被写体の動きに合わせて調整される。なお、ここで言う「差分」は本開示の技術に係る「相違度」の一例である。ここで言う「閾値以上の場合」は、本開示の技術に係る「既定条件を満たす場合」の一例であり、「閾値未満の場合」は、本開示の技術に係る「既定条件を満たさない場合」の一例である。閾値は、固定値であってもよいし、タッチパネル42及び/又は操作部54によって受け付けられた指示に応じて可変な可変値であってもよい。
また、上記第2実施形態では、注目ラインの全画素の各々について最新のフレームの現画素データDnと1フレーム前の前画素データDpとの間で上位nビットの比較を行って圧縮画素データを生成したが、本開示の技術はこれに限定されない。例えば、注目ラインの全画素を対象として、最新のフレームの現画素データDnの上位nビットの平均値と1フレーム前の前画素データDpの上位nビットの平均値とが一致していれば、注目ラインの全画素の各々に対してステップ106の処理が実行されるようにしてもよい。また、この場合、注目ラインの全画素を対象として、最新のフレームの現画素データDnの上位nビットの平均値と1フレーム前の前画素データDpの上位nビットの平均値とが異なっていれば、注目ラインの全画素の各々に対してステップ108の処理が実行される。
なお、本実施形態において、「一致」とは、完全一致のみならず、許容される誤差として予め定められた誤差内での一致も意味する。ここで言う「予め定められた誤差」としては、例えば、実機を用いた官能試験及び/又はコンピュータ・シミュレーション等により、被写体の変化が視認されない誤差として予め導き出された値が採用される。
また、例えば、注目ラインにおいて、最新のフレームの現画素データDnの上位nビットの代表画素データと1フレーム前の前画素データDpの上位nビットの代表画素データとが一致していれば、注目ラインの全画素の各々に対してステップ106の処理が実行されるようにしてもよい。また、この場合、注目ラインにおいて、最新のフレームの現画素データDnの上位nビットの代表画素データと1フレーム前の前画素データDpの上位nビットの代表画素データとが異なっていれば、注目ラインの全画素の各々に対してステップ108の処理が実行される。
更に、例えば、注目ラインにおいて、最新のフレームの現画素データDnの上位nビットの画素データの総計と1フレーム前の前画素データDpの上位nビットの画素データの総計とが一致していれば、注目ラインの全画素の各々に対してステップ106の処理が実行されるようにしてもよい。また、この場合、注目ラインにおいて、最新のフレームの現画素データDnの上位nビットの画素データの総計と1フレーム前の前画素データDpの上位nビットの画素データの総計とが異なっていれば、注目ラインの全画素の各々に対してステップ108の処理が実行される。
また、上記第2実施形態では、上位ビット圧縮画像データとして、過半数の画素の画素データが上位bビットの圧縮画素データDoである1ライン分の圧縮画像データを例示したが、本開示の技術はこれに限定されない。例えば、注目ラインにおいて前画素データDpの上位nビットの平均値と現画素データDnの上位nビットの平均値とが一致している場合に、注目ラインの圧縮画像データを、上位ビット圧縮画像データとしてもよい。また、注目ラインにおいて前画素データDpの上位nビットの平均画素値と現画素データDnの上位nビットの平均画素値とが異なる場合に、注目ラインの圧縮画像データを、下位ビット圧縮画像データとしてもよい。
また、例えば、注目ラインのうちの前画素データDpの上位nビットの代表画素データと現画素データDnの上位nビットの代表画素データとが一致している場合に、注目ラインの圧縮画像データを、上位ビット圧縮画像データとしてもよい。また、注目ラインのうちの前画素データDpの上位nビットの代表画素データと現画素データDnの上位nビットの代表画素データとが異なる場合に、注目ラインの圧縮画像データを、下位ビット圧縮画像データとしてもよい。
更に、例えば、注目ラインのうちの前画素データDpの上位nビットの画素データの総計と現画素データDnの上位nビットの画素データの総計とが一致している場合に、注目ラインの圧縮画像データを、上位ビット圧縮画像データとしてもよい。また、注目ラインのうちの前画素データDpの上位nビットの画素データの総計と現画素データDnの上位nビットの画素データの総計とが異なる場合に、注目ラインの圧縮画像データを、下位ビット圧縮画像データとしてもよい。
また、上記第2実施形態では、本開示の技術に係る「複数のビット画像データ」及び「複数の分割画像データ」の一例として上位ビット圧縮画像データ及び下位ビット圧縮画像データを例示したが、本開示の技術はこれに限定されない。本開示の技術に係る「複数のビット画像データ」及び「複数の分割画像データ」として3つ以上のビット圧縮画像データを採用してもよい。
この場合、例えば、上位ビット圧縮画像データ、中位ビット圧縮画像データ、及び下位ビット圧縮画像データが挙げられる。上位ビット圧縮画像データ、中位ビット圧縮画像データ、及び下位ビット圧縮画像データは、第1撮像画像データが、上位ビット、中位ビット、及び下位ビットの3つのビット範囲で分割されることにより得られる。この場合、例えば、図14に示すように、注目ラインの圧縮画像データの最上位2ビットに対して、上位ビット特定フラグ、中位ビット特定フラグ、又は下位ビット特定フラグが付与される。注目ラインの圧縮画像データの最上位2ビットに対して上位ビット特定フラグが付与されることで上位ビット圧縮画像データが得られる。注目ラインの圧縮画像データの最上位2ビットに対して中位ビット特定フラグが付与されることで中位ビット圧縮画像データが得られる。注目ラインの圧縮画像データの最上位2ビットに対して下位ビット特定フラグが付与されることで下位ビット圧縮画像データが得られる。なお、上述したように、上位ビット特定フラグが“00”であり、下位ビット特定フラグが“01”の場合、下位ビット特定フラグとしては、“10”又は“11”が挙げられる。
また、上記第2実施形態では、上記ステップ202に示す圧縮画像データは、複数ラインの圧縮画像データであるが、各ラインの圧縮画像データをそのまま使う必要はない。上記ステップ202に示す圧縮画像データには、例えば、複数ラインの圧縮画像データのうちの少なくとも1つのラインの圧縮画像データに対して特定の画像処理が施されることで得られた処理済み圧縮画像データが含まれていても良い。
[第3実施形態]
上記第1及び第2実施形態では、1ライン単位で画素データが比較される形態例を挙げて説明したが、本第3実施形態では、1画素毎に画素データが比較される場合について説明する。なお、本第3実施形態では、上記第1実施形態で説明した構成要素と同一の構成要素については同一の符号を付し、その説明を省略する。
本第3実施形態に係る撮像装置10は、上記第1実施形態に係る撮像装置10に比べ、画像処理回路94Cにより、図7に示す圧縮処理に代えて図15に示す圧縮処理が実行される点が異なる。
そこで、画像処理回路94Cによって実行される本第3実施形態に係る圧縮処理について図15を参照して説明する。
図15に示す圧縮処理では、ステップ250で、画像処理回路94Cは、第1撮像画像の全画素のうちの未処理の現画素データDnをメモリ96から読み出し、その後、圧縮処理はステップ252へ移行する。ここで言う「未処理の現画素データDn」とは、後述のステップ254の処理で未だに用いられていない現画素データDnを指す。
ステップ252で、画像処理回路94Cは、第2撮像画像の全画素のうちの未処理の前画素データDpをメモリ96から読み出し、その後、圧縮処理はステップ254へ移行する。
ステップ254で、画像処理回路94Cは、ステップ250で読み出した現画素データDnとステップ252で読み出した前画素データDpとの上位nビットを比較する。そして、画像処理回路94Cは、現画素データDnと前画素データDpとの上位nビットが異なるか否かを判定する。
ステップ254において、現画素データDnと前画素データDpとの上位nビットが同じ場合は、判定が否定されて、圧縮処理はステップ256へ移行する。ステップ254において、現画素データDnと前画素データDpとの上位nビットが異なる場合は、判定が肯定されて、圧縮処理はステップ258へ移行する。
ステップ256で、画像処理回路94Cは、現画素データDnの下位bビットの圧縮画素データDoを生成し、その後、圧縮処理はステップ260へ移行する。
ステップ258で、画像処理回路94Cは、現画素データDnの上位bビットの圧縮画素データDoを生成し、その後、圧縮処理はステップ260へ移行する。
ステップ260で、画像処理回路94Cは、全画素について処理が終了した否かを判定する。本ステップ260では、例えば、画像処理回路94Cは、第1撮像画像及び第2撮像画像に含まれる全ての画素の画素データがステップ254の処理で用いられた否かを判定する。
ステップ260において、全画素について処理が終了していない場合は、判定が否定されて、圧縮処理はステップ250へ移行する。ステップ260において、全画素について処理が終了した場合は、判定が肯定されて、圧縮処理はステップ262へ移行する。
ステップ262で、画像処理回路94Cは、ステップ256又はステップ258の処理が実行されることで得られた全画素についての圧縮画素データDoを1フレーム分の圧縮画像データとし、1フレーム分の圧縮画像データを出力回路94Dに出力し、画像処理回路94Cは圧縮処理を終了する。
なお、本ステッ262の処理が実行されることで出力される圧縮画像データは、本開示の技術に係る「処理済み画像データ」、「ビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
また、本ステップ262において、画像処理回路94Cは、圧縮画像データに対して特定の画像処理を施してもよい。この場合、圧縮画像データに対して特定の画像処理が施された処理済み圧縮画像データが出力回路94Dに出力される。ここで言う「処理済み圧縮画像データ」は、本開示の技術に係る「処理済み画像データ」、「1つのビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
以上説明したように、本第3実施形態に係る撮像装置10では、図15に示すステップ250〜ステップ258の処理が1画素毎に実行され、ステップ262にて、上記第1実施形態と同様に1フレーム分の圧縮画像データが生成される。
従って、本第3実施形態に係る撮像装置10でも、上記第1実施形態に係る撮像装置10と同様に、撮像されて得られた第1撮像画像データをそのまま撮像素子20の外部に出力する場合に比べ、撮像素子20の外部への画像データの出力に伴う消費電力を低減することできる。
[第4実施形態]
上記第3実施形態では、単に注目画素の圧縮画素データDoを生成する形態例を挙げて説明したが、本第4実施形態では、画素毎に上位ビットの圧縮画素データか下位ビットの圧縮画素データかを特定可能な形態例について説明する。なお、本第4実施形態では、上記第1実施形態と同一の構成要素については同一の符号を付し、その説明を省略する。
本第4実施形態に係る撮像装置10は、上記第3実施形態に係る撮像装置10に比べ、画像処理回路94Cにより、図15に示す圧縮処理に代えて図16に示す圧縮処理が実行される点が異なる。
そこで、画像処理回路94Cによって実行される本第4実施形態に係る圧縮処理について図16を参照して説明する。
図16に示す圧縮処理は、図15に示す圧縮処理に比べ、ステップ300,302の処理を有する点、及び、ステップ262の処理に代えてステップ304の処理を有する点が異なる。
図16に示す圧縮処理では、ステップ256の処理が実行された後、圧縮処理はステップ300へ移行する。
ステップ300で、画像処理回路94Cは、ステップ256で生成した圧縮画素データDoの最上位ビットに下位ビット特定フラグを付与し、その後、圧縮処理はステップ260へ移行する。本ステップ300で用いられる下位ビット特定フラグとは、例えば、図17に示すように“0”を指す。
ステップ302で、画像処理回路94Cは、ステップ256で生成した圧縮画素データDoの最上位ビットに上位ビット特定フラグを付与し、その後、圧縮処理はステップ260へ移行する。本ステップ302で用いられる上位ビット特定フラグとは、例えば、図17に示すように“1”を指す。
なお、図17に示す例では、下位ビット特定フラグとして“0”が例示され、上位ビット特定フラグとして“1”が例示されているが、本開示の技術はこれに限定されない。例えば、下位ビット特定フラグとして“1”を採用し、上位ビット特定フラグとして“0”を採用してもよい。
ステップ260において判定が肯定されると、圧縮処理はステップ304へ移行する。ステップ304で、画像処理回路94Cは、ビット範囲特定フラグが各々付与された全画素の圧縮画像データである1フレーム分の圧縮画像データをとし、1フレーム分の圧縮画像データを出力回路94Dに出力し、画像処理回路94Cは圧縮処理を終了する。
なお、本ステップ114の処理が実行されることで出力される圧縮画像データは、本開示の技術に係る「処理済み画像データ」、「ビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
また、本ステップ304において、画像処理回路94Cは、圧縮画像データに対して特定の画像処理を施してもよい。この場合、圧縮画像データに対して特定の画像処理が施された処理済み圧縮画像データが出力回路94Dに出力される。ここで言う「処理済み圧縮画像データ」は、本開示の技術に係る「処理済み画像データ」、「1つのビット画像データに基づくデータ」、及び「分割画像データに基づくデータ」の一例である。
以上説明したように、上記第3実施形態に係る撮像装置10では、1ライン単位で圧縮画像データに対してビット範囲特定フラグが付与されるのに対し、本第4実施形態に係る撮像装置10では、1画素単位で圧縮画素データDoに対してビット範囲特定フラグが付与される。
従って、本第4実施形態に係る撮像装置10は、1画素毎に、圧縮画素データDoが複数のビット範囲のうちの何れのビット範囲に属しているかを特定することができる。
なお、上記第1及び第2実施形態では、1ライン単位で画素データが比較され、上記第3及び第4実施形態では、1画素毎に画素データが比較されたが、本開示の技術はこれに限定されず、1フレーム単位で第1撮像画像データと第2撮像画像データとが比較されるようにしてもよい。この場合、例えば、1フレーム毎に、第1撮像画像データと第2撮像画像データとの相違度に応じて、第1撮像画像データを複数のビット範囲で分割されることにより、1フレーム毎の圧縮画像データが生成されるようにしてもよい。また、1フレーム毎に第1撮像画像データと第2撮像画像データとの上位nビットの相違度に応じて1フレーム毎の圧縮画像データが生成されるようにしてもよい。
この場合、例えば、全画素のうちの過半数を超える画素について現画素データDnと前画素データDpとが異なる場合に、上位ビット圧縮画像データが生成される。また、全画素のうちの過半数を超える画素について現画素データDnと前画素データDpとが一致する場合に、下位ビット圧縮画像データが生成される。
また、この場合、1フレーム単位で、圧縮画像データに対してビット範囲特定フラグが付与されるようにしてもよい。
上記各実施形態では、現画素データDnと前画素データDpとの差分に応じて現画素データDnと前画素データDpとが異なるか否かが判定されるようにしたが、本開示の技術はこれに限定されない。現画素データDn及び前画素データDpの一方に対する他方の割合、現画素データDnと前画素データDpとの和、及び現画素データDnと前画素データDpとの積に応じて現画素データDnと前画素データDpとが異なるか否かが判定されるようにしてもよい。また、画素単位での比較に限らず、第1撮像画像及び第2撮像画像を対象としたライン単位での比較でも、フレーム単位での比較でも同様のことが言える。
上記各実施形態では、ライブビュー画像又は記録用の動画像に関する撮像が開始された場合、1フレーム目の撮像画像データが後段回路90のI/F56に出力されないが、本開示の技術はこれに限定されない。ライブビュー画像又は記録用の動画像に関する撮像が開始された場合、メモリ96に第2撮像画像データが記憶される前に、出力回路94Dにより第1撮像画像データが後段回路90のI/F56に出力されるようにしてもよい。図19に示す例では、1フレーム目の撮像画像データである第1撮像画像データがそのまま後段回路90のI/F56に出力されている。これにより、メモリ96に第2撮像画像データが記憶される前であっても、出力回路94Dによる画像データの出力の滞りが回避される。
また、ライブビュー画像又は記録用の動画像に関する撮像が開始された場合、メモリ96に第2撮像画像データが記憶される前に、出力回路94Dにより、第1撮像画像データのうちの特定のビット範囲に属する画像データに基づくデータが後段回路90のI/F56に出力されるようにしてもよい。例えば、図20に示すように、出力回路94Dにより、1フレーム目の撮像画像データである第1撮像画像データの上位nビットが圧縮画像データとして後段回路90のI/F56に出力されるようにすればよい。また、1フレーム目の撮像画像データである第1撮像画像データの上位nビットに対して特定の画像処理が施された画像データが圧縮画像データとして後段回路90のI/F56に出力されるようにしてもよい。
これにより、メモリ96に第2撮像画像データが記憶される前に、第1撮像画像データそのものが出力される場合に比べ、出力回路94Dによる画像データの出力に伴う消費電力が低減される。
また、ライブビュー画像又は記録用の動画像に関する撮像が開始された場合、メモリ96に第2撮像画像データが記憶される前に、出力回路94Dにより、基準画像データと第1撮像画像データとの相違度に応じて、代替圧縮画像データが出力されるようにしてもよい。これにより、メモリ96に第2撮像画像データが記憶される前に、第1撮像画像データそのものが出力される場合に比べ、出力回路94Dによる画像データの出力に伴う消費電力が低減される。
なお、基準画像データとは、第2撮像画像データに代替する画像データとして予め定められた画像データを指す。予め定められた画像データの一例としては、黒色として視覚的に知覚される黒色レベルの画像を示す画像データが挙げられる。代替圧縮画像データとは、第1撮像画像データが上述した複数のビット範囲で分割されることで圧縮されて得られた圧縮画像データを指す。基準画像データと第1撮像画像データとの相違度は、基準画像データと第1撮像画像データとの差分等であってもよいし、基準画像データと第1撮像画像データとの上位nビットの差分等であってもよい。
また、一例として図22に示すように、光電変換素子92により既定の時間間隔で静止画用の撮像が連続的に行われる場合、出力回路94Dにより、メモリ96に第2撮像画像データが記憶される前に、第1撮像画像データそのものが出力されるようにしてもよい。この場合、メモリ96に第2撮像画像データが記憶されたことを条件に、出力回路94Dにより、圧縮画像データが後段回路90のI/F56に出力される。例えば、図22に示す例では、1フレーム目は、出力回路94Dにより、メモリ96に第2撮像画像データが記憶される前に、第1撮像画像データそのものが出力され、2フレーム目以降に、圧縮画像データが出力されている。これにより、メモリ96に第2撮像画像データが記憶される前であっても、出力回路94Dによる画像データの出力の滞りが回避される。
また、光電変換素子92により既定の時間間隔で静止画用の撮像が連続的に行われる場合、出力回路94Dにより、メモリ96に第2撮像画像データが記憶される前に、第1撮像画像データのうちの既定ビット範囲に属する画像データが出力されるようにしてもよい。「第1撮像画像データのうちの既定ビット範囲に属する画像データ」の一例としては、第1撮像画像データのうちの上位nビットの画像データが挙げられる。また、図22に示す例では、「既定の時間間隔」として、垂直駆動信号に応じて定まる時間間隔が採用されている。垂直駆動信号に応じて定まる時間間隔の一例としては、60fpsに対応する16.667msが挙げられる。
上記各実施形態では、圧縮画像データがライブビュー画像の表示に供される場合について説明したが、本開示の技術はこれに限定されない。例えば、圧縮画像データは、後段回路90において、CPU52により、二次記憶部60に記憶されるようにしてもよいし、外部I/F63を介して撮像装置10の外部に出力されるようにしてもよい。
上記各実施形態では、ASICが実現される処理回路94を例示したが、上述した圧縮処理及び画像データ出力処理は、コンピュータによるソフトウェア構成により実現されるようにしてもよい。
この場合、例えば、図23に示すように、上述した圧縮処理及び画像データ出力処理を撮像素子20に内蔵されたコンピュータ20Aに実行させるためのプログラム600を記憶媒体700に記憶させておく。コンピュータ20Aは、CPU20A1、ROM20A2、及びRAM20A3を備えている。そして、記憶媒体700のプログラム600がコンピュータ20Aにインストールされ、コンピュータ20AのCPU20A1は、プログラム600に従って、上述した圧縮処理及び画像データ出力処理を実行する。ここでは、CPU20A1として、単数のCPUを例示しているが、本開示の技術はこれに限定されず、CPU20A1に代えて複数のCPUを採用してもよい。つまり、1つのプロセッサ、又は、物理的に離れている複数のプロセッサによって、上述した圧縮処理及び/又は画像データ出力処理が実行されるようにしてもよい。
なお、記憶媒体700の一例としては、SSD(Solid State Drive)又はUSB(Universal Serial Bus)メモリなどの任意の可搬型の記憶媒体が挙げられる。
また、通信網(図示省略)を介してコンピュータ20Aに接続される他のコンピュータ又はサーバ装置等の記憶部にプログラム600を記憶させておき、プログラム600が撮像装置10等の要求に応じてダウンロードされるようにしてもよい。この場合、ダウンロードされたプログラム600がコンピュータ20Aによって実行される。
また、コンピュータ20Aは、撮像素子20の外部に設けられるようにしてもよい。この場合、コンピュータ20Aがプログラム600に従って処理回路94を制御するようにすればよい。
上記各実施形態で説明した各種処理を実行するハードウェア資源としては、次に示す各種のプロセッサを用いることができる。ここで、上記各実施形態で説明した各種処理とは、圧縮処理、画像データ出力処理、及び表示制御処理が挙げられる。プロセッサとしては、例えば、上述したように、ソフトウェア、すなわち、プログラムを実行することで、本開示の技術に係る各種処理を実行するハードウェア資源として機能する汎用的なプロセッサであるCPUが挙げられる。また、プロセッサとしては、例えば、FPGA、PLD、又はASICなどの特定の処理を実行させるために専用に設計された回路構成を有するプロセッサである専用電気回路が挙げられる。何れのプロセッサにもメモリが内蔵又は接続されており、何れのプロセッサもメモリを使用することで各種処理を実行する。
本開示の技術に係る各種処理を実行するハードウェア資源は、これらの各種のプロセッサのうちの1つで構成されてもよいし、同種または異種の2つ以上のプロセッサの組み合わせ(例えば、複数のFPGAの組み合わせ、又はCPUとFPGAとの組み合わせ)で構成されてもよい。また、本開示の技術に係る各種処理を実行するハードウェア資源は1つのプロセッサであってもよい。
1つのプロセッサで構成する例としては、第1に、クライアント及びサーバなどのコンピュータに代表されるように、1つ以上のCPUとソフトウェアの組み合わせで1つのプロセッサを構成し、このプロセッサが、本開示の技術に係る各種処理を実行するハードウェア資源として機能する形態がある。第2に、SoC(System−on−a−chip)などに代表されるように、本開示の技術に係る各種処理を実行する複数のハードウェア資源を含むシステム全体の機能を1つのICチップで実現するプロセッサを使用する形態がある。このように、本開示の技術に係る各種処理は、ハードウェア資源として、上記各種のプロセッサの1つ以上を用いて実現される。
更に、これらの各種のプロセッサのハードウェア的な構造としては、より具体的には、半導体素子などの回路素子を組み合わせた電気回路を用いることができる。
また、上記各実施形態では、撮像装置10としてレンズ交換式カメラを例示したが、本開示の技術はこれに限定されない。例えば、図24に示すスマートデバイス900に対して本開示の技術を適用するようにしてもよい。一例として図24に示すスマートデバイス900は、本開示の技術に係る撮像装置の一例である。スマートデバイス900には、上記実施形態で説明した撮像素子20が搭載されている。このように構成されたスマートデバイス900であっても、上記各実施形態で説明した撮像装置10と同様の作用及び効果が得られる。なお、スマートデバイス900に限らず、パーソナル・コンピュータ又はウェアラブル端末装置に対しても本開示の技術は適用可能である。
また、上記各実施形態では、表示装置として第1ディスプレイ40及び第2ディスプレイ80を例示したが、本開示の技術はこれに限定されない。例えば、撮像装置本体12に対して後付けされた別体のディスプレイを、本開示の技術に係る「表示部」として用いるようにしてもよい。
また、上記各実施形態では、第1撮像画像データがビット圧縮される形態例を挙げて説明したが、本開示の技術を応用すれば、第1撮像画像データ及び第2撮像画像データの双方をビット圧縮したり、第2撮像画像データをビット圧縮したりすることも可能である。
また、上記実施形態で説明した圧縮処理、画像データ出力処理、及び表示制御処理はあくまでも一例である。従って、主旨を逸脱しない範囲内において不要なステップを削除したり、新たなステップを追加したり、処理順序を入れ替えたりしてもよいことは言うまでもない。
以上に示した記載内容及び図示内容は、本開示の技術に係る部分についての詳細な説明であり、本開示の技術の一例に過ぎない。例えば、上記の構成、機能、作用、及び効果に関する説明は、本開示の技術に係る部分の構成、機能、作用、及び効果の一例に関する説明である。よって、本開示の技術の主旨を逸脱しない範囲内において、以上に示した記載内容及び図示内容に対して、不要な部分を削除したり、新たな要素を追加したり、置き換えたりしてもよいことは言うまでもない。また、錯綜を回避し、本開示の技術に係る部分の理解を容易にするために、以上に示した記載内容及び図示内容では、本開示の技術の実施を可能にする上で特に説明を要しない技術常識等に関する説明は省略されている。
本明細書において、「A及び/又はB」は、「A及びBのうちの少なくとも1つ」と同義である。つまり、「A及び/又はB」は、Aだけであってもよいし、Bだけであってもよいし、A及びBの組み合わせであってもよい、という意味である。また、本明細書において、3つ以上の事柄を「及び/又は」で結び付けて表現する場合も、「A及び/又はB」と同様の考え方が適用される。
本明細書に記載された全ての文献、特許出願及び技術規格は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。
本開示の技術に係る第18の態様は、コンピュータを、記憶部と、処理部と、出力部とが内蔵された撮像素子に含まれる処理部及び出力部として機能させるためのプログラムであって、記憶部は、被写体が第1フレームレートで撮像されることで得られた撮像画像データを記憶し、処理部は、撮像画像データに対して処理を施し、出力部は、撮像画像データに対して処理が施されることで得られた処理済み画像データと撮像画像データとの少なくとも一方を撮像素子の外部に出力し、処理部は、光電変換素子により撮像されることで得られた第1撮像画像データと記憶部に記憶された第2撮像画像データとの相違度に応じて、第1撮像画像データを複数のビット範囲で分割されることにより圧縮されて得られる圧縮画像データを生成し、出力部は、処理部で生成された圧縮画像データを処理済み画像データとして第2フレームレートで外部に出力する、プログラムである。
ステップ106で、画像処理回路94Cは、注目画素について、現画素データDnの下位bビットの圧縮画素データDoを生成し、その後、圧縮処理はステップ109へ移行する。本ステップ106において、下位bビットは、下位7ビットである。ここで、下位bビットの圧縮画素データDoを生成するのは、ノイズ情報を後段回路90に伝えるためである。
そして、算出された論理積が“0”でない場合は、現画素データDnの上位[11:5]のビットを圧縮画素データDoの[6:0]のビットとする。算出された論理積が“0”の場合は、現画素データDnの下位[6:0]のビットを圧縮画素データDoの[6:0]のビットとする。
この場合、例えば、上位ビット圧縮画像データ、中位ビット圧縮画像データ、及び下位ビット圧縮画像データが挙げられる。上位ビット圧縮画像データ、中位ビット圧縮画像データ、及び下位ビット圧縮画像データは、第1撮像画像データが、上位ビット、中位ビット、及び下位ビットの3つのビット範囲で分割されることにより得られる。この場合、例えば、図14に示すように、注目ラインの圧縮画像データの最上位2ビットに対して、上位ビット特定フラグ、中位ビット特定フラグ、又は下位ビット特定フラグが付与される。注目ラインの圧縮画像データの最上位2ビットに対して上位ビット特定フラグが付与されることで上位ビット圧縮画像データが得られる。注目ラインの圧縮画像データの最上位2ビットに対して中位ビット特定フラグが付与されることで中位ビット圧縮画像データが得られる。注目ラインの圧縮画像データの最上位2ビットに対して下位ビット特定フラグが付与されることで下位ビット圧縮画像データが得られる。なお、上述したように、上位ビット特定フラグが“00”であり、下位ビット特定フラグが“01”の場合、中位ビット特定フラグとしては、“10”又は“11”が挙げられる。
ステップ260において判定が肯定されると、圧縮処理はステップ304へ移行する。ステップ304で、画像処理回路94Cは、ビット範囲特定フラグが各々付与された全画素の圧縮画像データを1フレーム分の圧縮画像データとし、1フレーム分の圧縮画像データを出力回路94Dに出力し、画像処理回路94Cは圧縮処理を終了する。