JPWO2019156060A1 - 並列ユニオン制御装置、並列ユニオン制御方法、および並列ユニオン制御用プログラム - Google Patents
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- 238000000034 method Methods 0.000 title claims description 169
- 230000008569 process Effects 0.000 claims description 118
- 238000000638 solvent extraction Methods 0.000 claims description 22
- 230000010365 information processing Effects 0.000 claims description 15
- 230000001174 ascending effect Effects 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 238000004148 unit process Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 15
- 238000004364 calculation method Methods 0.000 description 12
- 239000011159 matrix material Substances 0.000 description 12
- 238000005192 partition Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 229940050561 matrix product Drugs 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
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- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
- G06F9/30038—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations using a mask
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- G06F9/30043—LOAD or STORE instructions; Clear instruction
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- G06F9/30101—Special purpose registers
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
Description
本発明の実施の形態の説明に先立って、説明に必要な諸概念について記述する。
A1: [1, 4, 6, 8], A2: [4, 6, 7, 9], A3: [2, 4, 8]
B: [1, 2, 4, 6, 7, 8, 9]
C: [1, 2, 4, 4, 4, 6, 6, 7, 8, 8, 9]
以下において、本発明の第1の実施の形態に係る並列ユニオン制御装置について説明する。並列ユニオン制御装置は、図1の制御装置C100として使用されるものである。
図3は、本発明の第1の実施の形態に係る並列ユニオン制御装置100の構成を示すブロック図である。並列ユニオン制御装置100は、要素比較制御部101と、レジスタ入出力部102と、終了判定部103と、を備える。
図6は、並列ユニオン制御装置100の処理全体の動作を説明するためのフローチャートである。
次に、第1の実施の形態の効果について説明する。
次に、本発明の第2の実施の形態に係る複数ユニオン制御装置について説明する。
図9は、本発明の第2の実施の形態に係る複数ユニオン制御装置1000の構成を示すブロック図である。
図10は、複数ユニオン制御装置1000の処理全体の動作を説明するためのフローチャートである。
次に、第2の実施の形態の効果について説明する。
次に、本発明の第3の実施の形態に係る並列ユニオン制御装置について説明する。
図11は、本発明の第3の実施の形態に係る並列ユニオン制御装置200を示したブロック図である。第3の実施の形態の並列ユニオン制御装置200は、要素比較制御部201と、レジスタ入出力部202と、終了判定部203と、集合分割結合部204と、を備える。
A1:[1,3,5], A2: [8,9], A3:[10,11]
となる。これは一例であり他の分割もありうる。
A1:[1,3,5], A2: [8,9], A3:[10,11]
B1:[4,5,6,7], B2: [8,9], B3:[13]
となる。分割後のソート済み集合AjとBjの入力要素の取りうる範囲が、他のjの範囲と重なり合っていない。これの分割は一例であり他の分割もありうる。ただし分割後のソート済み集合AjとBjの入力要素の数の和が、jにかけて等しくなるようにするのが望ましい。その理由は、並列ユニオン処理の負荷が均等になるからである。
C1:[1,3,4,5,6,7], C2: [8,9] C3: [10,11,13]
であるとする。このとき、結合後のソート済み集合である出力集合Cは、
C:[1,3,4,5,6,7,8,9,10,11,13]
となる。結合後のソート済み集合である出力集合Cは、ペアである分割前の左集合Aと分割前の右集合Bとをユニオン処理した結果になっている。
図12は、並列ユニオン制御装置200の動作を説明するためのフローチャートである。ステップS2101とS2018を除き、図6に示した第1の実施の形態のフローチャートと同じであるので、それらの説明は省略する。
次に、第3の実施の形態の効果について説明する。
次に、本発明の第4の実施の形態に係る複数ユニオン制御装置について説明する。
図13は、本発明の第4の実施の形態に係る複数ユニオン制御装置2000の構成を示すブロック図である。
図14は、複数ユニオン制御装置2000の処理全体の動作を説明するためのフローチャートである。
次に、第4の実施の形態の効果について説明する。
次に、本発明の第5の実施の形態に係る複数ユニオン制御装置について説明する。この複数ユニオン制御装置は、第1の並列ユニオン制御装置100と第2の並列ユニオン制御装置200とを備え、並列ユニオン処理の繰り返しの途中で、第1の並列ユニオン制御装置100による処理から第2の並列ユニオン制御装置200の処理へ切り替える。
図15は、本発明の第5の実施の形態に係る複数ユニオン制御装置3000の構成を示すブロック図である。
図16は、複数ユニオン制御装置3000の動作を説明するためのフローチャートである。
次に、第5の実施の形態の効果について説明する。
次に、本発明の第6の実施の形態に係る並列ユニオン制御装置について説明する。
図17は、本発明の第6の実施の形態に係る並列ユニオン制御装置400の構成を示すブロック図である。
図18は、並列ユニオン制御装置400の動作を説明するためのフローチャートである。
次に、第6の実施の形態の効果について説明する。
次に、本発明の第7の実施の形態に係る複数ユニオン制御装置について説明する。
図19は、本発明の第7の実施の形態に係る複数ユニオン制御装置4000の構成を示すブロック図である。
図20は、複数ユニオン制御装置4000の動作を説明するためのフローチャートである。
次に、第7の実施の形態の効果について説明する。
図21を参照すると、コンピュータ10000は、プロセッサ10001と、メモリ10002と、記憶装置10003と、I/O(Input/Output)インタフェース10004とを含む。また、コンピュータ10000は、記憶媒体10005にアクセスすることができる。メモリ10002と記憶装置10003は、例えば、上述のRAM、ハードディスクなどの記憶装置である。記憶媒体10005は、例えば、RAM、ハードディスクなどの記憶装置、ROM(Read Only Memory)、可搬記憶媒体である。記憶装置10003が記憶媒体10005であってもよい。プロセッサ10001は、例えば、上述のCPUである。プロセッサ10001は、メモリ10002と、記憶装置10003に対して、データやプログラムの読み出しと書き込みを行うことができる。プロセッサ10001は、I/Oインタフェース10004を介して、例えば、ベクトル計算機にアクセスすることができる。プロセッサ10001は、記憶媒体10005にアクセスすることができる。記憶媒体10005には、コンピュータ10000を、上述の並列ユニオン制御装置として動作させるプログラム、又は、コンピュータ10000を、上述の複数ユニオン制御装置として動作させるプログラムが格納されている。
要素比較制御部201、レジスタ入出力部202、終了判定部203、集合分割結合部204の一部又は全部は、専用の回路によっても実現できる。要素比較制御部401、レジスタ入出力部402、終了判定部403、集合分割結合部404、分割数決定部405の一部又は全部は、専用の回路によっても実現できる。プロセス完了判定部1010、第1のポインタレジスタ1011、第2のポインタレジスタ1012、ポインタ制御部1014、集合ペア作成部1020の一部又は全部は、専用の回路によっても実現できる。プロセス完了判定部2010、集合ペア作成部2020の一部又は全部は、専用の回路によっても実現できる。プロセス完了判定部3010、集合ペア作成部3020の一部又は全部は、専用の回路によっても実現できる。ユニオン制御装置切替部3100、プロセス完了判定部4010、集合ペア作成部4020の一部又は全部は、専用の回路によっても実現できる。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させて、各々がソート済み集合であるN個の出力集合を出力させる並列ユニオン制御装置であって、
前記N個の演算器の各々に、前記ベクトルレジスタの入力オペランドレジスタに格納されているユニオン処理すべき一対の入力集合の入力要素を順次比較させ、比較の結果によって、前記入力要素の一方を出力集合の出力要素として選択させて前記ベクトルレジスタの出力オペランドレジスタに格納させると共に、前記入力要素を指すポインタを移動する要素比較制御手段と、
メモリから前記2N個の入力集合を前記入力オペランドレジスタにロードすると共に、前記N個の出力集合を前記出力オペランドレジスタから前記メモリにストアするレジスタ入出力手段と、
並列で行うユニオン処理が終了したかどうかを判定する終了判定手段と、
を備える並列ユニオン制御装置。
前記ソート済み集合は要素が昇順に並んでいる集合であり、
前記要素比較制御手段は、前記比較の結果が等しくないとき、前記演算器に小さい方の入力要素を前記出力要素として選択させて、該小さい方の入力要素を指すポインタをインクリメントし、前記比較の結果が等しいとき、前記演算器に該入力要素を前記出力要素として選択させて、両方の入力要素を指すポインタをインクリメントする、
付記1に記載の並列ユニオン制御装置。
前記入力集合を複数の入力部分集合に分割して、前記要素比較制御手段に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合手段を更に有する、
付記1又は2に記載の並列ユニオン制御装置。
前記複数の入力部分集合の分割数を決定する分割数決定手段を更に有し、
前記集合分割結合手段は、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
付記3に記載の並列ユニオン制御装置。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御装置であって、
付記1乃至4のいずれか1つに記載の並列ユニオン制御装置と、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成手段と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定手段と、
を備える複数ユニオン制御装置。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御装置であって、
それぞれ、付記1に記載の並列ユニオン制御装置である、第1の並列ユニオン制御装置と第2の並列ユニオン制御装置と、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成手段と、
前記第1の並列ユニオン制御装置と前記第2の並列ユニオン制御装置とを切り替えるユニオン制御装置切替手段と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定手段と、
を備え、
前記第2の並列ユニオン制御装置は、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御手段に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合手段を更に有する、
複数ユニオン制御装置。
前記第2の並列ユニオン制御装置は、前記複数の入力部分集合の分割数を決定する分割数決定手段を更に有し、
前記集合分割結合手段は、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
付記6に記載の複数ユニオン制御装置。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させて、各々がソート済み集合であるN個の出力集合を出力させる並列ユニオン制御方法であって、情報処理装置によって、
前記N個の演算器の各々に、前記ベクトルレジスタの入力オペランドレジスタに格納されているユニオン処理すべき一対の入力集合の入力要素を順次比較させ、比較の結果によって、前記入力要素の一方を出力集合の出力要素として選択させて前記ベクトルレジスタの出力オペランドレジスタに格納させると共に、前記入力要素を指すポインタを移動する要素比較制御を行い、
メモリから前記2N個の入力集合を前記入力オペランドレジスタにロードすると共に、前記N個の出力集合を前記出力オペランドレジスタから前記メモリにストアするレジスタ入出力を行い、
並列で行うユニオン処理が終了したかどうかを判定する終了判定を行う、
並列ユニオン制御方法。
前記ソート済み集合は要素が昇順に並んでいる集合であり、
前記要素比較制御は、前記比較の結果が等しくないとき、前記演算器に小さい方の入力要素を前記出力要素として選択させて、該小さい方の入力要素を指すポインタをインクリメントし、前記比較の結果が等しいとき、前記演算器に該入力要素を前記出力要素として選択させて、両方の入力要素を指すポインタをインクリメントする、
付記8に記載の並列ユニオン制御方法。
前記情報処理装置によって、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御において、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、
付記8又は9に記載の並列ユニオン制御方法。
前記情報処理装置によって、前記複数の入力部分集合の分割数を決定し、
前記集合を分割し結合することは、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
付記10に記載の並列ユニオン制御方法。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御方法であって、情報処理装置によって、
付記8乃至11のいずれか1つに記載の並列ユニオン制御方法を実施し、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納し、
ユニオン処理全体が完了したかどうかを判定する、
複数ユニオン制御方法。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御方法であって、情報処理装置によって、
それぞれ、付記8に記載の並列ユニオン制御方法である、第1の並列ユニオン制御方法と第2の並列ユニオン制御方法とを実施し、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納し、
前記第1の並列ユニオン制御方法と前記第2の並列ユニオン制御方法とを切り替え、
ユニオン処理全体が完了したかどうかを判定し、
前記第2の並列ユニオン制御方法は、さらに、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御において、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、
複数ユニオン制御方法。
前記第2の並列ユニオン制御方法は、情報処理装置によって、
前記複数の入力部分集合の分割数を決定し、
決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
付記13に記載の複数ユニオン制御方法。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、コンピュータに、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させて、各々がソート済み集合であるN個の出力集合を出力させる並列ユニオン制御用プログラムであって、
前記N個の演算器の各々に、前記ベクトルレジスタの入力オペランドレジスタに格納されているユニオン処理すべき一対の入力集合の入力要素を順次比較させ、比較の結果によって、前記入力要素の一方を出力集合の出力要素として選択させて前記ベクトルレジスタの出力オペランドレジスタに格納させると共に、前記入力要素を指すポインタを移動する要素比較制御処理と、
メモリから前記2N個の入力集合を前記入力オペランドレジスタにロードすると共に、前記N個の出力集合を前記出力オペランドレジスタから前記メモリにストアするレジスタ入出力処理と、
並列で行うユニオン処理が終了したかどうかを判定する終了判定処理と、
を前記コンピュータに実行させる並列ユニオン制御用プログラムを記憶する記憶媒体。
前記ソート済み集合は要素が昇順に並んでいる集合であり、
前記要素比較制御処理は、前記コンピュータに、前記比較の結果が等しくないとき、前記演算器に小さい方の入力要素を前記出力要素として選択させて、該小さい方の入力要素を指すポインタをインクリメントさせ、前記比較の結果が等しいとき、前記演算器に該入力要素を前記出力要素として選択させて、両方の入力要素を指すポインタをインクリメントさせる、
付記15に記載の記憶媒体。
前記入力集合を複数の入力部分集合に分割して、前記要素比較制御処理に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合処理を前記コンピュータに更に実行させる、
付記15又は16に記載の記憶媒体。
前記複数の入力部分集合の分割数を決定する分割数決定処理を前記コンピュータに更に実行させ、
前記集合分割結合処理は、前記コンピュータに、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割させ、前記複数の出力部分集合を前記出力集合に結合させる、
付記17に記載の記憶媒体。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、コンピュータに、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御用プログラムであって、
付記15乃至18のいずれか1つに記載の記憶媒体に格納されている並列ユニオン制御用プログラムを含み、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成処理と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定処理と、
を前記コンピュータに実行させる複数ユニオン制御用プログラムを記憶する記憶媒体。
N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、コンピュータに、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御用プログラムであって、
それぞれ、付記15に記載の記憶媒体に格納されている並列ユニオン制御用プログラムである、第1の並列ユニオン制御用プログラムと第2の並列ユニオン制御用プログラムと、を含み、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成処理と、
前記第1の並列ユニオン制御用プログラムと前記第2の並列ユニオン制御用プログラムとを切り替えるユニオン制御用プログラム切替処理と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定処理と、
を前記コンピュータに実行させ、
前記第2の並列ユニオン制御用プログラムは、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御処理に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合処理を前記コンピュータに更に実行させる、
複数ユニオン制御用プログラムを記憶する記憶媒体。
前記第2の並列ユニオン制御用プログラムは、前記複数の入力部分集合の分割数を決定する分割数決定部処理を前記コンピュータに更に実行させ、
前記集合分割結合処理は、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
付記20に記載の記憶媒体。
A110 ベクトル演算器
A1100 演算器
A1102 比較器
A1104 選択器
A120 ベクトルレジスタ
A121 第1の入力オペランドレジスタ
A122 第2の入力オペランドレジスタ
A124 出力オペランドレジスタ
A130 マスクレジスタ
B100 メモリ(主記憶装置)
C100 制御装置
100 並列ユニオン制御装置
101 要素比較制御部
102 レジスタ入出力部
103 終了判定部
200 並列ユニオン制御装置
201 要素比較制御部
202 レジスタ入出力部
203 終了判定部
204 集合分割結合部
400 並列ユニオン制御装置
401 要素比較制御部
402 レジスタ入出力部
403 終了判定部
404 集合分割結合部
405 分割数決定部
1000 複数ユニオン制御装置
1010 プロセス完了判定部
1011 第1のポインタレジスタ
1012 第2のポインタレジスタ
1014 ポインタ制御部
1020 集合ペア作成部
2000 複数ユニオン制御装置
2010 プロセス完了判定部
2020 集合ペア作成部
3000 複数ユニオン制御装置
3010 プロセス完了判定部
3020 集合ペア作成部
3100 ユニオン制御装置切替部
4000 複数ユニオン制御装置
4010 プロセス完了判定部
4020 集合ペア作成部
10000 コンピュータ
10001 プロセッサ
10002 メモリ
10003 記憶装置
10004 I/Oインタフェース
10005 記憶媒体
Claims (21)
- N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させて、各々がソート済み集合であるN個の出力集合を出力させる並列ユニオン制御装置であって、
前記N個の演算器の各々に、前記ベクトルレジスタの入力オペランドレジスタに格納されているユニオン処理すべき一対の入力集合の入力要素を順次比較させ、比較の結果によって、前記入力要素の一方を出力集合の出力要素として選択させて前記ベクトルレジスタの出力オペランドレジスタに格納させると共に、前記入力要素を指すポインタを移動する要素比較制御手段と、
メモリから前記2N個の入力集合を前記入力オペランドレジスタにロードすると共に、前記N個の出力集合を前記出力オペランドレジスタから前記メモリにストアするレジスタ入出力手段と、
並列で行うユニオン処理が終了したかどうかを判定する終了判定手段と、
を備える並列ユニオン制御装置。 - 前記ソート済み集合は要素が昇順に並んでいる集合であり、
前記要素比較制御手段は、前記比較の結果が等しくないとき、前記演算器に小さい方の入力要素を前記出力要素として選択させて、該小さい方の入力要素を指すポインタをインクリメントし、前記比較の結果が等しいとき、前記演算器に該入力要素を前記出力要素として選択させて、両方の入力要素を指すポインタをインクリメントする、
請求項1に記載の並列ユニオン制御装置。 - 前記入力集合を複数の入力部分集合に分割して、前記要素比較制御手段に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合手段を更に有する、
請求項1又は2に記載の並列ユニオン制御装置。 - 前記複数の入力部分集合の分割数を決定する分割数決定手段を更に有し、
前記集合分割結合手段は、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
請求項3に記載の並列ユニオン制御装置。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御装置であって、
請求項1乃至4のいずれか1つに記載の並列ユニオン制御装置と、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成手段と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定手段と、
を備える複数ユニオン制御装置。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御装置であって、
それぞれ、請求項1に記載の並列ユニオン制御装置である、第1の並列ユニオン制御装置と第2の並列ユニオン制御装置と、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成手段と、
前記第1の並列ユニオン制御装置と前記第2の並列ユニオン制御装置とを切り替えるユニオン制御装置切替手段と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定手段と、
を備え、
前記第2の並列ユニオン制御装置は、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御手段に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合手段を更に有する、
複数ユニオン制御装置。 - 前記第2の並列ユニオン制御装置は、前記複数の入力部分集合の分割数を決定する分割数決定手段を更に有し、
前記集合分割結合手段は、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
請求項6に記載の複数ユニオン制御装置。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させて、各々がソート済み集合であるN個の出力集合を出力させる並列ユニオン制御方法であって、情報処理装置によって、
前記N個の演算器の各々に、前記ベクトルレジスタの入力オペランドレジスタに格納されているユニオン処理すべき一対の入力集合の入力要素を順次比較させ、比較の結果によって、前記入力要素の一方を出力集合の出力要素として選択させて前記ベクトルレジスタの出力オペランドレジスタに格納させると共に、前記入力要素を指すポインタを移動する要素比較制御を行い、
メモリから前記2N個の入力集合を前記入力オペランドレジスタにロードすると共に、前記N個の出力集合を前記出力オペランドレジスタから前記メモリにストアするレジスタ入出力を行い、
並列で行うユニオン処理が終了したかどうかを判定する終了判定を行う、
並列ユニオン制御方法。 - 前記ソート済み集合は要素が昇順に並んでいる集合であり、
前記要素比較制御は、前記比較の結果が等しくないとき、前記演算器に小さい方の入力要素を前記出力要素として選択させて、該小さい方の入力要素を指すポインタをインクリメントし、前記比較の結果が等しいとき、前記演算器に該入力要素を前記出力要素として選択させて、両方の入力要素を指すポインタをインクリメントする、
請求項8に記載の並列ユニオン制御方法。 - 前記情報処理装置によって、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御において、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、
請求項8又は9に記載の並列ユニオン制御方法。 - 前記情報処理装置によって、前記複数の入力部分集合の分割数を決定し、
前記集合を分割し結合することは、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
請求項10に記載の並列ユニオン制御方法。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御方法であって、情報処理装置によって、
請求項8乃至11のいずれか1つに記載の並列ユニオン制御方法を実施し、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納し、
ユニオン処理全体が完了したかどうかを判定する、
複数ユニオン制御方法。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御方法であって、情報処理装置によって、
それぞれ、請求項8に記載の並列ユニオン制御方法である、第1の並列ユニオン制御方法と第2の並列ユニオン制御方法とを実施し、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納し、
前記第1の並列ユニオン制御方法と前記第2の並列ユニオン制御方法とを切り替え、
ユニオン処理全体が完了したかどうかを判定し、
前記第2の並列ユニオン制御方法は、さらに、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御において、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、
複数ユニオン制御方法。 - 前記第2の並列ユニオン制御方法は、情報処理装置によって、
前記複数の入力部分集合の分割数を決定し、
決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
請求項13に記載の複数ユニオン制御方法。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、コンピュータに、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させて、各々がソート済み集合であるN個の出力集合を出力させる並列ユニオン制御用プログラムであって、
前記N個の演算器の各々に、前記ベクトルレジスタの入力オペランドレジスタに格納されているユニオン処理すべき一対の入力集合の入力要素を順次比較させ、比較の結果によって、前記入力要素の一方を出力集合の出力要素として選択させて前記ベクトルレジスタの出力オペランドレジスタに格納させると共に、前記入力要素を指すポインタを移動する要素比較制御処理と、
メモリから前記2N個の入力集合を前記入力オペランドレジスタにロードすると共に、前記N個の出力集合を前記出力オペランドレジスタから前記メモリにストアするレジスタ入出力処理と、
並列で行うユニオン処理が終了したかどうかを判定する終了判定処理と、
を前記コンピュータに実行させる並列ユニオン制御用プログラムを記憶する記憶媒体。 - 前記ソート済み集合は要素が昇順に並んでいる集合であり、
前記要素比較制御処理は、前記コンピュータに、前記比較の結果が等しくないとき、前記演算器に小さい方の入力要素を前記出力要素として選択させて、該小さい方の入力要素を指すポインタをインクリメントさせ、前記比較の結果が等しいとき、前記演算器に該入力要素を前記出力要素として選択させて、両方の入力要素を指すポインタをインクリメントさせる、
請求項15に記載の記憶媒体。 - 前記入力集合を複数の入力部分集合に分割して、前記要素比較制御処理に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合処理を前記コンピュータに更に実行させる、
請求項15又は16に記載の記憶媒体。 - 前記複数の入力部分集合の分割数を決定する分割数決定処理を前記コンピュータに更に実行させ、
前記集合分割結合処理は、前記コンピュータに、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割させ、前記複数の出力部分集合を前記出力集合に結合させる、
請求項17に記載の記憶媒体。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、コンピュータに、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御用プログラムであって、
請求項15乃至18のいずれか1つに記載の記憶媒体に格納されている並列ユニオン制御用プログラムを含み、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成処理と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定処理と、
を前記コンピュータに実行させる複数ユニオン制御用プログラムを記憶する記憶媒体。 - N(Nは2以上の整数)個の演算器とベクトルレジスタとを含む並列計算機を用いて、コンピュータに、各々がソート済み集合である2N個の入力集合を対ごとに並列にユニオン処理させることを繰り返して、最終的にひとつのソート済み集合から成る出力集合を出力させる複数ユニオン制御用プログラムであって、
それぞれ、請求項15に記載の記憶媒体に格納されている並列ユニオン制御用プログラムである、第1の並列ユニオン制御用プログラムと第2の並列ユニオン制御用プログラムと、
を含み、
並列ユニオン処理の入力となる入力集合のペアを作成して、作成した入力集合のペアを前記入力オペランドレジスタに格納する集合ペア作成処理と、
前記第1の並列ユニオン制御用プログラムと前記第2の並列ユニオン制御用プログラムとを切り替えるユニオン制御用プログラム切替処理と、
ユニオン処理全体が完了したかどうかを判定するプロセス完了判定処理と、
を前記コンピュータに実行させ、
前記第2の並列ユニオン制御用プログラムは、前記入力集合を複数の入力部分集合に分割して、前記要素比較制御処理に対して、前記一対の入力集合の代わりに一対の入力部分集合を使用して、前記N個の演算器から、前記出力集合の代わりに複数の出力部分集合を出力させるように制御させると共に、前記複数の出力部分集合を結合して前記出力集合を得る、集合分割結合処理を前記コンピュータに更に実行させる、
複数ユニオン制御用プログラムを記憶する記憶媒体。 - 前記第2の並列ユニオン制御用プログラムは、前記複数の入力部分集合の分割数を決定する分割数決定部処理を前記コンピュータに更に実行させ、
前記集合分割結合処理は、決定した分割数に基づいて、前記入力集合を前記複数の入力部分集合に分割し、前記複数の出力部分集合を前記出力集合に結合する、
請求項20に記載の記憶媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018020953 | 2018-02-08 | ||
JP2018020953 | 2018-02-08 | ||
PCT/JP2019/004004 WO2019156060A1 (ja) | 2018-02-08 | 2019-02-05 | 並列ユニオン制御装置、並列ユニオン制御方法、および記憶媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019156060A1 true JPWO2019156060A1 (ja) | 2021-01-14 |
JP7044118B2 JP7044118B2 (ja) | 2022-03-30 |
Family
ID=67549375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019570747A Active JP7044118B2 (ja) | 2018-02-08 | 2019-02-05 | 並列ユニオン制御装置、並列ユニオン制御方法、および並列ユニオン制御用プログラム |
Country Status (3)
Country | Link |
---|---|
US (1) | US11200056B2 (ja) |
JP (1) | JP7044118B2 (ja) |
WO (1) | WO2019156060A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4408078B2 (ja) | 2004-12-03 | 2010-02-03 | 三菱電機株式会社 | ソート処理装置及びソート処理方法及びプログラム |
JP2011233012A (ja) | 2010-04-28 | 2011-11-17 | Nec Corp | マージ処理装置、制御プログラム及びレコードマージ方法 |
US9891913B2 (en) | 2014-12-23 | 2018-02-13 | Intel Corporation | Method and apparatus for performing conflict detection using vector comparison operations |
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JP7160441B2 (ja) * | 2018-01-31 | 2022-10-25 | 日本電気株式会社 | 情報処理装置及び制御方法 |
-
2019
- 2019-02-05 WO PCT/JP2019/004004 patent/WO2019156060A1/ja active Application Filing
- 2019-02-05 US US16/967,866 patent/US11200056B2/en active Active
- 2019-02-05 JP JP2019570747A patent/JP7044118B2/ja active Active
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---|---|---|---|---|
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JP2016115092A (ja) * | 2014-12-12 | 2016-06-23 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 多数の要素からなる配列をソートする装置、方法およびプログラム |
Also Published As
Publication number | Publication date |
---|---|
JP7044118B2 (ja) | 2022-03-30 |
US20210049012A1 (en) | 2021-02-18 |
WO2019156060A1 (ja) | 2019-08-15 |
US11200056B2 (en) | 2021-12-14 |
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