JPWO2018074251A1 - Signal processing apparatus, signal processing method, and program - Google Patents
Signal processing apparatus, signal processing method, and program Download PDFInfo
- Publication number
- JPWO2018074251A1 JPWO2018074251A1 JP2018546244A JP2018546244A JPWO2018074251A1 JP WO2018074251 A1 JPWO2018074251 A1 JP WO2018074251A1 JP 2018546244 A JP2018546244 A JP 2018546244A JP 2018546244 A JP2018546244 A JP 2018546244A JP WO2018074251 A1 JPWO2018074251 A1 JP WO2018074251A1
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal processing
- processing apparatus
- threshold value
- comparators
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J13/00—Circuit arrangements for providing remote indication of network conditions, e.g. an instantaneous record of the open or closed condition of each circuitbreaker in the network; Circuit arrangements for providing remote control of switching means in a power distribution network, e.g. switching in and out of current consumers by using a pulse code signal carried by the network
- H02J13/00006—Circuit arrangements for providing remote indication of network conditions, e.g. an instantaneous record of the open or closed condition of each circuitbreaker in the network; Circuit arrangements for providing remote control of switching means in a power distribution network, e.g. switching in and out of current consumers by using a pulse code signal carried by the network characterised by information or instructions transport means between the monitoring, controlling or managing units and monitored, controlled or operated power network element or electrical equipment
- H02J13/00007—Circuit arrangements for providing remote indication of network conditions, e.g. an instantaneous record of the open or closed condition of each circuitbreaker in the network; Circuit arrangements for providing remote control of switching means in a power distribution network, e.g. switching in and out of current consumers by using a pulse code signal carried by the network characterised by information or instructions transport means between the monitoring, controlling or managing units and monitored, controlled or operated power network element or electrical equipment using the power network as support for the transmission
- H02J13/00009—Circuit arrangements for providing remote indication of network conditions, e.g. an instantaneous record of the open or closed condition of each circuitbreaker in the network; Circuit arrangements for providing remote control of switching means in a power distribution network, e.g. switching in and out of current consumers by using a pulse code signal carried by the network characterised by information or instructions transport means between the monitoring, controlling or managing units and monitored, controlled or operated power network element or electrical equipment using the power network as support for the transmission using pulsed signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/32—Reducing cross-talk, e.g. by compensating
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
- H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
- H04B7/06—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station
- H04B7/0613—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station using simultaneous transmission
- H04B7/0682—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station using simultaneous transmission using phase diversity (e.g. phase sweeping)
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
- H04L25/03146—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a recursive structure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
- H04L2025/03426—Arrangements for removing intersymbol interference characterised by the type of transmission transmission using multiple-input and multiple-output channels
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
- Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
- Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
- Y04S40/12—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them characterised by data transport means between the monitoring, controlling or managing units and monitored, controlled or operated electrical equipment
- Y04S40/121—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them characterised by data transport means between the monitoring, controlling or managing units and monitored, controlled or operated electrical equipment using the power network as support for the transmission
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本技術は、クロストークによる影響を低減させることができるようにする信号処理装置、信号処理方法、並びにプログラムに関する。複数のコンパレータと、複数のコンパレータからの出力をそれぞれ遅延する遅延部と、供給された信号から遅延部からの信号を減算する減算部とを備える。N相で伝送されてきた信号を処理し、(N−1)個以上のコンパレータを備える。また複数のコンパレータのそれぞれは、異なる閾値が設定され、入力された信号と閾値を比較し、信号が、複数の電圧レベルの間で遷移する信号である場合、閾値は、隣接する電圧レベル内の値に設定されている。本技術は、多相、多線で伝送が行われた信号を受信する受信装置に適用できる。The present technology relates to a signal processing device, a signal processing method, and a program that can reduce the influence of crosstalk. A plurality of comparators, a delay unit that delays outputs from the plurality of comparators, and a subtracting unit that subtracts a signal from the delay unit from the supplied signal. A signal transmitted in N phase is processed, and (N−1) or more comparators are provided. Each of the plurality of comparators is set with a different threshold value, compares the input signal with the threshold value, and when the signal is a signal that transitions between a plurality of voltage levels, the threshold value is within the adjacent voltage level. Is set to a value. The present technology can be applied to a receiving apparatus that receives a signal transmitted in multiphase and multiline.
Description
本技術は信号処理装置、信号処理方法、並びにプログラムに関し、例えば、受信した信号を処理する信号処理装置、信号処理方法、並びにプログラムに関する。 The present technology relates to a signal processing device, a signal processing method, and a program, for example, a signal processing device, a signal processing method, and a program for processing a received signal.
近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、例えば数Gbpsでデータを送受信可能な高速インタフェースが用いられて、データのやり取りが行われる。 With the recent increase in functionality and functionality of electronic devices, various devices such as semiconductor chips, sensors, and display devices are mounted on the electronic devices. A large amount of data is exchanged between these devices, and the amount of data is increasing as electronic devices become more sophisticated and multifunctional. Therefore, for example, a high-speed interface capable of transmitting and receiving data at several Gbps is used to exchange data.
このような高速インタフェースでは、通信性能の向上を図るための様々な技術が開発されている。例えば、特許文献1には、差動出力バッファにおいて生じる電源ノイズの抑制を図るノイズキャンセル回路が開示されている。
In such a high-speed interface, various techniques for improving communication performance have been developed. For example,
このように、通信システムでは、高い通信性能が望まれており、さらなる通信性能の向上が期待されている。したがって、通信性能を高めることができる信号処理装置を提供することが望ましい。 Thus, in the communication system, high communication performance is desired, and further improvement in communication performance is expected. Therefore, it is desirable to provide a signal processing device that can improve communication performance.
本技術は、このような状況に鑑みてなされたものであり、通信性能を高めた信号処理装置を提供することができるようにするものである。 The present technology has been made in view of such a situation, and can provide a signal processing device with improved communication performance.
本技術の一側面の信号処理装置は、複数のコンパレータと、前記複数のコンパレータからの出力をそれぞれ遅延する遅延部と、供給された信号から前記遅延部からの信号を減算する減算部とを備える。 A signal processing device according to an aspect of the present technology includes a plurality of comparators, a delay unit that delays outputs from the plurality of comparators, and a subtraction unit that subtracts a signal from the delay unit from a supplied signal. .
本技術の一側面の信号処理方法は、供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、前記複数のコンパレータからの比較結果をそれぞれ遅延し、供給された信号から、前記遅延された比較結果を減算するステップを含む。 The signal processing method according to one aspect of the present technology compares the supplied signal with a predetermined threshold by a plurality of comparators, delays the comparison results from the plurality of comparators, and delays the comparison result from the supplied signal. Subtracting the comparison result obtained.
本技術の一側面のプログラムは、コンピュータに、供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、前記複数のコンパレータからの比較結果をそれぞれ遅延し、供給された信号から、前記遅延された比較結果を減算するステップを含む処理を実行させる。 A program according to one aspect of the present technology compares a supplied signal and a predetermined threshold with a plurality of comparators to a computer, delays the comparison results from the plurality of comparators, and A process including a step of subtracting the delayed comparison result is executed.
本技術の一側面の信号処理装置、信号処理方法、並びにプログラムにおいては、供給された信号と所定の閾値とが複数のコンパレータによりそれぞれ比較され、複数のコンパレータからの比較結果がそれぞれ遅延され、供給された信号から、遅延された比較結果が減算され。 In the signal processing device, the signal processing method, and the program according to one aspect of the present technology, the supplied signal and a predetermined threshold value are respectively compared by a plurality of comparators, and the comparison results from the plurality of comparators are respectively delayed and supplied. The delayed comparison result is subtracted from the resulting signal.
なお、信号処理装置は、独立した装置であっても良いし、1つの装置を構成している内部ブロックであっても良い。 Note that the signal processing device may be an independent device or may be an internal block constituting one device.
また、プログラムは、伝送媒体を介して伝送することにより、または、記録媒体に記録して、提供することができる。 The program can be provided by being transmitted via a transmission medium or by being recorded on a recording medium.
本技術の一側面によれば、通信性能を高めた信号処理装置を提供することができる。 According to one aspect of the present technology, a signal processing device with improved communication performance can be provided.
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。 Note that the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
以下に、本技術を実施するための形態(以下、実施の形態という)について説明する。 Hereinafter, modes for carrying out the present technology (hereinafter referred to as embodiments) will be described.
<通信システムの構成>
図1は、通信システム(通信システム1)の一実施の形態の構成を示す図である。通信システム1は、3つの電圧レベルを有する信号を用いて通信を行うものである。<Configuration of communication system>
FIG. 1 is a diagram showing a configuration of an embodiment of a communication system (communication system 1). The
通信システム1は、送信装置10と、受信装置40とを備えている。この通信システム1では、送信装置10が、受信装置40に対して、伝送路9A,9B,9Cを介して信号SIGA,SIGB,SIGCをそれぞれ送信するようになっている。これらの信号を伝送する伝送路9A〜9Cの特性インピーダンスは、例えば、50オームである。
The
信号SIGA,SIGB,SIGCは、それぞれ3つの電圧レベル(高レベル電圧VH、中レベル電圧VM、および低レベル電圧VL)の間で遷移し、信号SIGA,SIGB,SIGCのそれぞれの電圧レベルの組み合わせでシンボルが伝送される。低レベル電圧VLは、グランド電圧よりも高い電圧である。また、信号SIGA、信号SIGB、信号SIGCは、それぞれ、高レベル電圧VH、中レベル電圧VM、および低レベル電圧VLを排他的に出力する信号とされている。 Signals SIGA, SIGB, and SIGC transition between three voltage levels (high level voltage VH, medium level voltage VM, and low level voltage VL), respectively, and combinations of voltage levels of signals SIGA, SIGB, and SIGC. A symbol is transmitted. The low level voltage VL is a voltage higher than the ground voltage. Further, the signal SIGA, the signal SIGB, and the signal SIGC are signals that exclusively output the high level voltage VH, the medium level voltage VM, and the low level voltage VL, respectively.
図2は、信号SIGA,SIGB,SIGCの電圧状態を表すものである。送信装置10は、3つの信号SIGA,SIGB,SIGCを用いて、6つのシンボル“+x”,“−x”,“+y”,“−y”,“+z”,“−z”を送信する。
FIG. 2 shows voltage states of the signals SIGA, SIGB, and SIGC. The
例えば、シンボル“+x”を送信する場合には、送信装置10は、信号SIGAを高レベル電圧VHにし、信号SIGBを低レベル電圧VLにし、信号SIGCを中レベル電圧VMにする。シンボル“−x”を送信する場合には、送信装置10は、信号SIGAを低レベル電圧VLにし、信号SIGBを高レベル電圧VHにし、信号SIGCを中レベル電圧VMにする。シンボル“+y”を送信する場合には、送信装置10は、信号SIGAを中レベル電圧VMにし、信号SIGBを高レベル電圧VHにし、信号SIGCを低レベル電圧VLにする。
For example, when transmitting the symbol “+ x”, the
シンボル“−y”を送信する場合には、送信装置10は、信号SIGAを中レベル電圧VMにし、信号SIGBを低レベル電圧VLにし、信号SIGCを高レベル電圧VHにする。シンボル“+z”を送信する場合には、送信装置10は、信号SIGAを低レベル電圧VLにし、信号SIGBを中レベル電圧VMにし、信号SIGCを高レベル電圧VHにする。
When transmitting the symbol “−y”, the
シンボル“−z”を送信する場合には、送信装置10は、信号SIGAを高レベル電圧VHにし、信号SIGBを中レベル電圧VMにし、信号SIGCを低レベル電圧VLにするようになっている。
When transmitting the symbol “−z”, the
図3は、送信装置10の一構成例を表すものである。送信装置10は、クロック生成部19と、信号生成部11と、フリップフロップ(F/F)12と、出力部20とを有している。
FIG. 3 illustrates a configuration example of the
クロック生成部19は、クロックTxCKを生成するものである。クロック生成部19は、例えばPLL(Phase Locked Loop)により構成され、例えば送信装置10の外部から供給されるリファレンスクロック(図示せず)に基づいてクロックTxCKを生成するようになっている。そして、クロック生成部19は、このクロックTxCKを、信号生成部11、フリップフロップ12、および出力部20に供給するようになっている。
The
信号生成部11は、信号S11〜S13が示すシンボルPS、信号TxF,TxR,TxP、およびクロックTxCKに基づいて、シンボルNSを求め、信号S1〜S3を用いてシンボルNSを出力するものである。ここで、シンボルNS,PSは、それぞれ、6つのシンボル“+x”,“−x”,“+y”,“−y”,“+z”,“−z”のうちのいずれか一つを示すものである。シンボルPSは前に送信したシンボル(前のシンボル)であり、シンボルNSは次に送信するシンボル(次のシンボル)である。
The
図4は、信号生成部11の動作を表すものである。この図4は、6つのシンボル“+x”,“−x”,“+y”,“−y”,“+z”,“−z”の間の遷移を示している。各遷移に付した3桁の数値は、信号TxF,TxR,TxPの値をこの順で示したものである。
FIG. 4 shows the operation of the
信号TxF(Flip)は、“+x”と“−x”との間でシンボルを遷移させ、“+y”と“−y”との間でシンボルを遷移させ、“+z”と“−z”との間でシンボルを遷移させるものである。具体的には、信号TxFが“1”である場合には、シンボルの極性を変更するように(例えば“+x”から“−x”へ)遷移し、信号TxFが“0”である場合には、このような遷移を行わないようになっている。 The signal TxF (Flip) changes the symbol between “+ x” and “−x”, changes the symbol between “+ y” and “−y”, and sets “+ z” and “−z”. The symbol is transitioned between. Specifically, when the signal TxF is “1”, a transition is made to change the polarity of the symbol (for example, from “+ x” to “−x”), and when the signal TxF is “0”. Does not perform such a transition.
信号TxR(Rotation),TxP(Polarity)は、信号TxFが“0”である場合において、“+x”と“−x”以外との間、“+y”と“−y”以外との間、“+z”と“−z”以外との間でシンボルを遷移させるものである。 When the signal TxF is “0”, the signals TxR (Rotation) and TxP (Polarity) are between “+ x” and other than “−x”, between “+ y” and other than “−y”, “ The symbol is shifted between “+ z” and other than “−z”.
具体的には、信号TxR,TxPが“1”,“0”である場合には、シンボルの極性を保ったまま、図4において右回りに(例えば“+x”から“+y”へ)遷移し、信号TxR,TxPが“1”,“1”である場合には、シンボルの極性を変更するとともに、図4において右回りに(例えば“+x”から“−y”へ)遷移する。また、信号TxR,TxPが“0”,“0”である場合には、シンボルの極性を保ったまま、図4において左回りに(例えば“+x”から“+z”へ)遷移し、信号TxR,TxPが“0”,“1”である場合には、シンボルの極性を変更するとともに、図4において左回りに(例えば“+x”から“−z”へ)遷移する。 Specifically, when the signals TxR and TxP are “1” and “0”, the signal transitions clockwise (for example, from “+ x” to “+ y”) in FIG. 4 while maintaining the polarity of the symbol. When the signals TxR and TxP are “1” and “1”, the polarity of the symbol is changed and the signal transitions clockwise (for example, from “+ x” to “−y”) in FIG. Further, when the signals TxR and TxP are “0” and “0”, the signal TxR transitions counterclockwise (for example, from “+ x” to “+ z”) in FIG. 4 while maintaining the polarity of the symbol. , TxP is “0”, “1”, the polarity of the symbol is changed, and a transition is made counterclockwise in FIG. 4 (for example, from “+ x” to “−z”).
このように、信号生成部11では、信号TxF,TxR,TxPにより、シンボルの遷移の方向が特定される。信号生成部11は、信号S11〜S13が示すシンボルPS、信号TxF,TxR,TxP、およびクロックTxCKに基づいて、シンボルNSを求め、信号S1〜S3を用いてシンボルNSを出力する。
Thus, in the
この例では、図5に示すように、シンボルNSは信号S1〜S3と対応づけられ、シンボルPSは信号S11〜S13と対応づけられている。そして、信号生成部11は、信号S1〜S3を用いて、このシンボルNSをフリップフロップ12および出力部20に供給するようになっている。
In this example, as shown in FIG. 5, the symbol NS is associated with signals S1 to S3, and the symbol PS is associated with signals S11 to S13. The
フリップフロップ12は、信号S1,S2,S3を、クロックTxCKの1クロック分遅延させ、信号S11,S12,S13として出力するものである。すなわち、フリップフロップ12は、信号S1,S2,S3が示すシンボルNSをクロックTxCKの1クロック分遅延させることにより、シンボルPSを生成している。そして、フリップフロップ12は、その信号S11,S12,S13を、信号生成部11に供給するようになっている。
The flip-
出力部20は、信号S1〜S3に基づいて、信号SIGA,SIGB,SIGCを生成し、出力端子ToutA,ToutB,ToutCからそれぞれ出力するものである。
The
<受信装置の構成>
図6は、受信装置40の一構成例を表すものである。受信装置40は、抵抗素子41A,41B,41Cと、アンプ42A,42B,42Cと、クロック生成部43と、フリップフロップ44,45と、信号生成部46とを有している。<Configuration of receiving device>
FIG. 6 illustrates a configuration example of the receiving
抵抗素子41A,41B,41Cは、通信システム1における終端抵抗として機能するものである。抵抗素子41Aの一端は入力端子TinAに接続されるとともに信号SIGAが供給され、他端は抵抗素子41B,41Cの他端に接続されている。
The resistance elements 41 </ b> A, 41 </ b> B, and 41 </ b> C function as termination resistors in the
抵抗素子41Bの一端は入力端子TinBに接続されるとともに信号SIGBが供給され、他端は抵抗素子41A,41Cの他端に接続されている。抵抗素子41Cの一端は入力端子TinCに接続されるとともに信号SIGCが供給され、他端は抵抗素子41A,41Bの他端に接続されている。
One end of the
アンプ42A,42B,42Cは、それぞれ、正入力端子における信号と負入力端子における信号の差分に応じた信号を出力するものである。アンプ42Aの正入力端子は、アンプ42Cの負入力端子および抵抗素子41Aの一端に接続されるとともに信号SIGAが供給され、負入力端子は、アンプ42Bの正入力端子および抵抗素子41Bの一端に接続されるとともに信号SIGBが供給される。
The
アンプ42Bの正入力端子は、アンプ42Aの負入力端子および抵抗素子41Bの一端に接続されるとともに信号SIGBが供給され、負入力端子は、アンプ42Cの正入力端子および抵抗素子41Cの一端に接続されるとともに信号SIGCが供給される。アンプ42Cの正入力端子は、アンプ42Bの負入力端子および抵抗素子41Cの一端に接続されるとともに信号SIGCが供給され、負入力端子は、アンプ42Aの正入力端子および抵抗素子41Aに接続されるとともに信号SIGAが供給される。
The positive input terminal of the
この構成により、アンプ42Aは、信号SIGAと信号SIGBとの差分(SIGA−SIGB)に応じた信号を出力し、アンプ42Bは、信号SIGBと信号SIGCとの差分(SIGB−SIGC)に応じた信号を出力し、アンプ42Cは、信号SIGCと信号SIGAとの差分(SIGC−SIGA)に応じた信号を出力するようになっている。
With this configuration, the
図7は、アンプ42A,42B,42Cの一動作例を表すものである。この例では、信号SIGAは高レベル電圧VHであり、信号SIGBは低レベル電圧VLである。このとき、信号SIGCの電圧は、抵抗素子41A,41B,41Cにより、中レベル電圧VMに設定される。
FIG. 7 shows an operation example of the
この場合には、入力端子TinA、抵抗素子41A、抵抗素子41B、入力端子TinBの順に電流Iinが流れる。そして、アンプ42Aの正入力端子には高レベル電圧VHが供給されるとともに負入力端子には低レベル電圧VLが供給され、差分は正になるため、アンプ42Aは“1”を出力する。
In this case, the current Iin flows in the order of the input terminal TinA, the
また、アンプ42Bの正入力端子には低レベル電圧VLが供給されるとともに負入力端子には中レベル電圧VMが供給され、差分は負になるため、アンプ42Bは“0”を出力する。また、アンプ42Cの正入力端子には中レベル電圧VMが供給されるとともに負入力端子には高レベル電圧VHが供給され、差分は負になるため、アンプ42Cは“0”を出力するようになっている。
Further, the low level voltage VL is supplied to the positive input terminal of the
クロック生成部43は、アンプ42A,42B,42Cの出力信号に基づいて、クロックRxCKを生成するものである。
The
フリップフロップ44は、アンプ42A,42B,42Cの出力信号を、クロックRxCKの1クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ34の出力信号は、シンボルNS2を示すものである。ここで、シンボルNS2は、シンボルPS,NSと同様に、6つのシンボル“+x”,“−x”,“+y”,“−y”,“+z”,“−z”のうちのいずれか一つを示すものである。
The flip-
フリップフロップ45は、フリップフロップ44の3つの出力信号を、クロックRxCKの1クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ45は、シンボルNS2をクロックRxCKの1クロック分遅延させることにより、シンボルPS2を生成している。このシンボルPS2は、前に受信したシンボルであり、シンボルNS2と同様に、6つのシンボル“+x”,“−x”,“+y”,“−y”,“+z”,“−z”のうちのいずれか一つを示すものである。
The flip-
信号生成部46は、フリップフロップ44,45の出力信号、およびクロックRxCKに基づいて、信号RxF,RxR,RxPを生成するものである。この信号RxF,RxR,RxPは、送信装置10における信号TxF,TxR,TxPにそれぞれ対応するものであり、シンボルの遷移を表すものである。
The
信号生成部46は、フリップフロップ44の出力信号が示すシンボルCS2と、フリップフロップ45の出力信号が示す前のシンボルPS2に基づいて、シンボルの遷移(図4)を特定し、信号RxF,RxR,RxPを生成するようになっている。
Based on the symbol CS2 indicated by the output signal of the flip-
<クロストークの影響>
図1を再度参照するに、送信装置10と受信装置40は、伝送路9A,9B,9Cを介して信号SIGA,SIGB,SIGCを送受信する。すなわち図1に示した通信システムは、3相伝送のシステムである。3相伝送の場合、例えば2相伝送の場合と比べてクロストークの影響が大きくなる可能性があるため、クロストークによる影響を低減させるための仕組みが必要である。<Influence of crosstalk>
Referring to FIG. 1 again, the
仮に送信装置10と受信装置40が、伝送路9Aと伝送路9Bのみで送受信する2相伝送(2線差動方式)である場合、伝送路9Aは、伝送路9Bに影響を及ぼし、伝送路9Bは、伝送路9Aに影響を及ぼす可能性があるが、伝送路9Aの信号と伝送路9Bの信号は、位相が180度異なる差動関係(正相と逆相)であるため、受信装置40側で、上記したように、例えば、アンプ42において差分が演算されることで、伝送路9における影響は低減され、クロストークによる影響も低減される。
If the
図1に示したような3相伝送の場合、伝送路9Aを流れる信号、伝送路9Bを流れる信号、および伝送路9Cを流れる信号は、正相と逆相といった位相関係を保っていないため、伝送路9Aは、伝送路9Bと伝送路9Cに影響を及ぼし、伝送路9Bは、伝送路9Aと伝送路9Cに影響を及ぼし、伝送路9Cは、伝送路9Aと伝送路9Bに影響を及ぼす可能性がある。3相伝送の場合、受信装置40側で、上記したように、例えば、アンプ42において差分が演算されても、伝送路9における影響を打ち消すことはできず、クロストークによる影響が出る可能性がある。
In the case of three-phase transmission as shown in FIG. 1, the signal flowing through the
また、通信速度が上がると、減衰率も上がることが一般的に知られている。通信システム1を高速通信に適用した場合、減衰率が上がり、信号品質が劣化してしまう可能性がある。
It is generally known that the attenuation rate increases as the communication speed increases. When the
すなわち、3相伝送のような多線、多相での高速通信の場合、2線差動と異なり、各伝送路に流れる信号は、正相と逆相という反転関係を保っておらず、自己のレーン内においてもクロストークによる影響が発生する可能性がある。 In other words, in the case of multi-line and multi-phase high-speed communication such as 3-phase transmission, unlike 2-line differential, the signals flowing through each transmission path do not maintain the reversal relationship between the normal phase and the reverse phase. There is a possibility that the influence of crosstalk occurs in the lane.
3相伝送の場合、クロストークを抑制しなければ、波形品質を劣化させる可能性がある。そこで、以下に3相伝送の場合を例に挙げて、クロストークを抑制する仕組みについて説明する。なおここでは、3相伝送の場合を例に挙げて説明を続けるが、3相以上の伝送方式(多相、多線の伝送方式)の場合にも本技術は適用できる。 In the case of three-phase transmission, if crosstalk is not suppressed, waveform quality may be degraded. Therefore, a mechanism for suppressing crosstalk will be described below by taking the case of three-phase transmission as an example. Here, the description will be continued by taking the case of three-phase transmission as an example, but the present technology can also be applied to the case of a transmission system of three or more phases (multi-phase, multi-line transmission system).
<クロストークを抑制するイコライズ技術1>
クロストークによるノイズを除去する方式として、デシジョン・フィードバック・イコライザ(DFE:Decision Feedback Equalizer)を適用した場合について説明する。図8は、3相伝送におけるクロストークによる影響を低減するためのDFE101の一実施の形態の構成を示す図である。<Equalization technology to suppress
A case where a decision feedback equalizer (DFE: Decision Feedback Equalizer) is applied as a method of removing noise due to crosstalk will be described. FIG. 8 is a diagram illustrating a configuration of an embodiment of the
DFE101は、減算部121、デュアルコンパレータ122−1,122−2、スルーラッチ123−1,123−2、遅延部124−1乃至124−4、減算部125−1,125−2、および乗算部126−1,126−2を含む構成とされている。
The
図8に示したDFE101は、タップ数が2段である場合を示しているが、本技術は、2段に限らず、タップ数は多段である場合に適用できる。また、タップ数を増やすことで、より精度良く処理を行うことができるが、処理負担が増えたり、処理時間が増えたりする可能性があるため、そのような可能性と精度を考慮したタップ数が設定され、DFE101は、構成される。
The
また、図8に示したDFE101には図示していないが、DFE101の前段やDFE101内にHPF(High Pass Filter)が備えられていても良い。例えば、減算部121の前に、HPFが備えられている構成としても良い。なお、HPFは、高周波成分をブーストするVGA(可変ゲインアンプ)として機能し、そのようなブーストする機能を有する要素が、DFE101に備えられている構成、またはそのような要素を介した信号がDFE101に入力される構成としても良い。
Although not shown in the
また、図8に示したDFE101の構成は、一例であり、他の構成によりDFE101を構成することも可能である。例えば、図8に示したDFE101は、デュアルコンパレータ122を含む構成とされているが、デュアルコンパレータ122の代わりに、高速ADC(Analog Digital Converter)を含む構成とすることも可能である。
The configuration of the
送信装置10からの信号Tx(n)は、伝送路9で伝送されているときに、伝送路通過特性に起因する符号間干渉(Channel ISI(Inter Symbol Interference)、以下、伝送路ノイズと記述する)と高周波ノイズ(High Freq Noise)が重畳され、DFE101に入力される。このことを、図18では、加算部102にて、信号Tx(n)に伝送路ノイズが重畳され、伝送路ノイズが重畳された信号を信号x(n)と記述する。また、加算部103にて、信号x(n)に高周波ノイズが重畳され、高周波ノイズが重畳された信号を信号x’(n)と記述する。
When the signal Tx (n) from the
信号x’(n)がDFE101に入力される。DFE101は、図6に示した受信装置40において、例えば、入力端子Tinの直後に設けられ、DFE101によりノイズが除去された信号が、アンプ42に入力される。DFE101は、アンプ42毎に備えられる。例えば、図6に示した受信装置40の場合、アンプ42A、アンプ42B、アンプ42C毎に設けられる。
The signal x ′ (n) is input to the
例えば、入力端子TinAに入力された信号SIGA(=信号x’(n))は、DFE101の減算部121に入力される。減算部121は、入力された信号x’(n)から、乗算部126−1からの出力と乗算部126−2からの出力を減算する。
For example, the signal SIGA (= signal x ′ (n)) input to the input terminal TinA is input to the
減算部121から出力された信号y(n)は、アンプ42に供給されると共に、デュアルコンパレータ122−1とデュアルコンパレータ122−2にも供給される。デュアルコンパレータ122−1は、所定の閾値Th1と信号y(n)を比較し、信号y(n)が、閾値Th1以上であるか否かを判定し、その判定結果をスルーラッチ123−1に出力する。
The signal y (n) output from the
同様に、デュアルコンパレータ122−2は、所定の閾値Th2と信号y(n)を比較し、信号y(n)が、閾値Th2以上であるか否かを判定し、その判定結果をスルーラッチ123−2に出力する。 Similarly, the dual comparator 122-2 compares the predetermined threshold value Th2 with the signal y (n), determines whether or not the signal y (n) is equal to or greater than the threshold value Th2, and determines the determination result as a through latch 123. Output to -2.
閾値Th1と閾値Th2は、例えば、図9に示すような関係を満たす。図9は、図2に示した例えば、信号SIGAの波形(シングルエンドの波形であり、送信装置10から出力される信号の波形)を示す図である。 The threshold value Th1 and the threshold value Th2 satisfy the relationship as shown in FIG. 9, for example. FIG. 9 is a diagram illustrating, for example, the waveform of the signal SIGA shown in FIG. 2 (a waveform of a signal that is a single-ended waveform and is output from the transmission device 10).
閾値Th1は、図9の上図に示すように、高レベル電圧VH以下の値であり、中レベル電圧VM以上の値に設定されている。閾値Th1は、例えば、高レベル電圧VHと中レベル電圧VMの中間の電圧値とすることができる。なおここでは閾値Th1は、高レベル電圧VHと中レベル電圧VMの中間の電圧値とした場合を例に挙げて説明を続けるが、閾値Th1の値は、中間の電圧値以外の値に設定することも可能であり、例えば、高レベル電圧Vhに近い値に設定され、処理が行われるようにすることも可能である。 As shown in the upper diagram of FIG. 9, the threshold value Th1 is a value equal to or lower than the high level voltage VH and is set to a value equal to or higher than the intermediate level voltage VM. The threshold value Th1 can be set to an intermediate voltage value between the high level voltage VH and the intermediate level voltage VM, for example. Here, the threshold Th1 will be described with an example in which the threshold value Th1 is an intermediate voltage value between the high level voltage VH and the intermediate level voltage VM, but the value of the threshold Th1 is set to a value other than the intermediate voltage value. It is also possible, for example, to set the value close to the high level voltage Vh so that the processing is performed.
閾値Th2は、図9の上図に示すように、中レベル電圧VM以下の値であり、低レベル電圧VL以上の値に設定されている。閾値Th2は、例えば、中レベル電圧VMと低レベル電圧VLの中間の電圧値とすることができる。なおここでは閾値Th2は、中レベル電圧VMと低レベル電圧VLの中間の電圧値とした場合を例に挙げて説明を続けるが、閾値Th2の値は、中間の電圧値以外の値に設定することも可能であり、例えば、低レベル電圧VLに近い値に設定され、処理が行われるようにすることも可能である。 As shown in the upper diagram of FIG. 9, the threshold value Th2 is a value equal to or lower than the intermediate level voltage VM and is set to a value equal to or higher than the low level voltage VL. The threshold Th2 can be set to an intermediate voltage value between the medium level voltage VM and the low level voltage VL, for example. Here, the threshold value Th2 will be described by taking as an example a case where the intermediate voltage value between the medium level voltage VM and the low level voltage VL is taken as an example, but the value of the threshold value Th2 is set to a value other than the intermediate voltage value. It is also possible, for example, to set the value close to the low level voltage VL so that the processing is performed.
またここでは、閾値Th1、閾値Th2は、固定値として説明を続けるが、可変値であっても良い。また閾値Th1、閾値Th2のどちらか一方を可変値とし、他方を固定値としても良い。 Here, the threshold value Th1 and the threshold value Th2 are described as fixed values, but may be variable values. One of the threshold value Th1 and the threshold value Th2 may be a variable value and the other may be a fixed value.
閾値Th1は、デュアルコンパレータ122−1(図8)に設定されている閾値とし、閾値Th2は、デュアルコンパレータ122−2に設定されている閾値とする。 The threshold value Th1 is a threshold value set in the dual comparator 122-1 (FIG. 8), and the threshold value Th2 is a threshold value set in the dual comparator 122-2.
閾値は、3相伝送の場合、3相内の隣接する相内(3つの電圧レベルの間で遷移する信号を伝送する場合)、例えば、高レベル電圧VHの相と、中レベル電圧VMの相の間にある値(電圧値)に設定される。N相伝送の場合、N相内の隣接する相内の値に、閾値は設定され、各デュアルコンパレータは、設定されている閾値との比較を行う。 In the case of three-phase transmission, the threshold value is within an adjacent phase in three phases (when transmitting a signal that transitions between three voltage levels), for example, a phase of a high level voltage VH and a phase of a medium level voltage VM Is set to a value (voltage value) in between. In the case of N-phase transmission, a threshold value is set to a value in an adjacent phase in the N phase, and each dual comparator compares with a set threshold value.
図9の下図に示すように、デュアルコンパレータ122−1は、入力された信号y(n)と閾値Th1を比較し、信号y(n)が閾値Th1よりも大きい場合、“1”をスルーラッチ123−1に出力し、信号y(n)が閾値Th1よりも小さい場合、“0”をスルーラッチ123−1に出力する。なお、信号y(n)が閾値Th1と同一値である場合、“1”が出力されるように設定されていても良いし、“0”が出力されるように設定されていても良い。 As shown in the lower diagram of FIG. 9, the dual comparator 122-1 compares the input signal y (n) with the threshold value Th1, and when the signal y (n) is larger than the threshold value Th1, “1” is through-latched. When the signal y (n) is smaller than the threshold Th1, “0” is output to the through latch 123-1. Note that when the signal y (n) has the same value as the threshold value Th1, “1” may be set to be output, or “0” may be set to be output.
同様に、図9の下図に示すように、デュアルコンパレータ122−2は、入力された信号y(n)と閾値Th2を比較し、信号y(n)が閾値Th2よりも大きい場合、“1”をスルーラッチ123−2に出力し、信号y(n)が閾値Th2よりも小さい場合、“0”をスルーラッチ123−2に出力する。なお、信号y(n)が閾値Th2と同一値である場合、“1”が出力されるように設定されていても良いし、“0”が出力されるように設定されていても良い。 Similarly, as shown in the lower diagram of FIG. 9, the dual comparator 122-2 compares the input signal y (n) with the threshold Th2, and when the signal y (n) is larger than the threshold Th2, “1”. Is output to the through latch 123-2, and when the signal y (n) is smaller than the threshold Th2, “0” is output to the through latch 123-2. Note that when the signal y (n) has the same value as the threshold Th2, “1” may be set to be output, or “0” may be set to be output.
スルーラッチ123−1とスルーラッチ123−2からの出力は、それぞれ減算部125−1に供給される。またスルーラッチ123−1からの出力は、遅延部124−1に供給され、スルーラッチ123−2からの出力は、遅延部124−2に供給される。 Outputs from the through latch 123-1 and the through latch 123-2 are respectively supplied to the subtracting unit 125-1. The output from the through latch 123-1 is supplied to the delay unit 124-1, and the output from the through latch 123-2 is supplied to the delay unit 124-2.
減算部125−1には、時刻tにおけるスルーラッチ123−1からのデータy^[1](n)、時刻tにおけるスルーラッチ123−2からのデータy^[0](n)、遅延部124−1で遅延された時刻t−1におけるスルーラッチ123−1からのデータy^[1](n−1)、および遅延部124−2で遅延された時刻t−1におけるスルーラッチ123−2からのデータy^[0](n−1)が供給される。 The subtractor 125-1 includes data y ^ [1] (n) from the through latch 123-1 at time t, data y ^ [0] (n) from the through latch 123-2 at time t, and a delay unit. The data y ^ [1] (n-1) from the through latch 123-1 at the time t-1 delayed at 124-1, and the through latch 123- at the time t-1 delayed by the delay unit 124-2. Data y ^ [0] (n-1) from 2 is supplied.
例えば、データy^[1](n)の^は、デシジョンデータであることを表し、ここでは、0または1の1bitのデシジョンデータであることを表す。また[1]は、スルーラッチ123−1からのデータであることを示し、[0]は、スルーラッチ123−2からのデータであることを示す。 For example, ^ in the data y [1] (n) indicates that it is decision data, and here indicates that it is 1-bit decision data of 0 or 1. [1] indicates that the data is from the through latch 123-1, and [0] indicates that the data is from the through latch 123-2.
また、(n)は、n番目のデータであることを示す。またこのn番目のデータを基準とし、例えば、(n−1)は、n番目のデータよりも1個前のデータであることを示す。またここでは、n番目のデータは、時刻tにおいて、スルーラッチ123より出力されたデータであるとし、例えば時刻tよりも1時刻前の時刻t−1においてスルーラッチ123より出力されたデータは、(n−1)と表す。 Further, (n) indicates the nth data. With this nth data as a reference, for example, (n−1) indicates that the data is one data before the nth data. Also, here, the nth data is data output from the through latch 123 at time t. For example, the data output from the through latch 123 at time t-1 one time before time t is (N-1).
減算部125−1は、供給されたデータy^[1](n)とデータy^[0](n)を加算し、その加算値から、データy^[1](n−1)とデータy^[0](n−1)を減算する。すなわち、減算部125−1は、現時刻tと、その前の時刻t−1とのデータの差分を演算する。なお、減算部125での演算は、一例であり、他の演算が行われるように構成することも可能である。 The subtraction unit 125-1 adds the supplied data y ^ [1] (n) and data y ^ [0] (n), and from the added value, the data y ^ [1] (n-1) and Data y ^ [0] (n-1) is subtracted. That is, the subtracting unit 125-1 calculates a data difference between the current time t and the previous time t-1. Note that the calculation in the subtracting unit 125 is an example, and other calculations can be performed.
減算部125−1は、信号レベルスケーリング係数KLV(後述)を、遅延部124−1からのデータに乗算する処理も行う。なお、信号レベルスケーリング係数KLV=1である場合、この乗算処理は省略することが可能である。The subtractor 125-1 also performs processing of multiplying the data from the delay unit 124-1 by a signal level scaling coefficient K LV (described later). When the signal level scaling coefficient K LV = 1, this multiplication process can be omitted.
減算部125−1での演算結果は、乗算部126−1に供給される。乗算部126−1は、ISI係数a1を乗算し、減算部121に供給する。
The calculation result in the subtraction unit 125-1 is supplied to the multiplication unit 126-1. The multiplier 126-1 multiplies the ISI coefficient a1 and supplies the result to the
図8に示したDFE101は、さらに遅延部124−3,124−4も備え、時刻t−1よりもさらに前の時刻t−2のデータも用いて処理を行う。
The
遅延部124−3は、遅延部124−1から出力されたデータy^[1](n−1)の供給をうけ、所定の時間だけ遅延したデータy^[1](n−2)を減算部125−2に出力する。遅延部124−4は、遅延部124−2から出力されたデータy^[0](n−1)の供給をうけ、所定の時間だけ遅延したデータy^[0](n−2)を減算部125−2に出力する。 The delay unit 124-3 is supplied with the data y ^ [1] (n-1) output from the delay unit 124-1, and receives the data y ^ [1] (n-2) delayed by a predetermined time. It outputs to the subtraction part 125-2. The delay unit 124-4 receives the data y ^ [0] (n-1) output from the delay unit 124-2, and receives the data y ^ [0] (n-2) delayed by a predetermined time. It outputs to the subtraction part 125-2.
遅延部124−1から出力されたデータy^[1](n−1)は、減算部125−2にも供給される。同じく、遅延部124−2から出力されたデータy^[0](n−1)は、減算部125−2にも供給される。 The data y ^ [1] (n−1) output from the delay unit 124-1 is also supplied to the subtraction unit 125-2. Similarly, the data y ^ [0] (n−1) output from the delay unit 124-2 is also supplied to the subtraction unit 125-2.
減算部125−2は、供給されたデータy^[1](n−1)とデータy^[0](n−1)を加算し、その加算値から、データy^[1](n−2)とデータy^[0](n−2)を減算する。すなわち、減算部125−1は、時刻t−1と、その前の時刻t−2とのデータの差分を演算する。 The subtracting unit 125-2 adds the supplied data y ^ [1] (n-1) and data y ^ [0] (n-1), and from the added value, the data y ^ [1] (n -2) and data y ^ [0] (n-2) are subtracted. That is, the subtracting unit 125-1 calculates a data difference between the time t-1 and the previous time t-2.
なお、減算部125−2は、信号レベルスケーリング係数KLV(後述)を、遅延部124−2からのデータに乗算する処理も行い、乗算後のデータを用いて、上記した演算を行う。なお、信号レベルスケーリング係数KLV=1である場合、この乗算処理は省略することが可能である。The subtracting unit 125-2 also performs a process of multiplying the data from the delay unit 124-2 by a signal level scaling coefficient K LV (described later), and performs the above-described calculation using the multiplied data. When the signal level scaling coefficient K LV = 1, this multiplication process can be omitted.
減算部125−2での演算結果は、乗算部126−2に供給される。乗算部126−2は、ISI係数a2を乗算し、減算部121に供給する。
The calculation result in the subtraction unit 125-2 is supplied to the multiplication unit 126-2. The multiplier 126-2 multiplies the ISI coefficient a2 and supplies the result to the
減算部121は、送信装置10から伝送されてきた信号x’(n)から、乗算部126−1からのデータと、乗算部126−2からのデータを減算した値(信号y(n))を生成し、後段に出力する。
The
DFE101での処理を、式で表すと次式(1)となる。なお、次式(2)は、DFE101が多段のタップ(tap)を有する構成である場合を示す。
The processing in the
式(1)において、“A”は、図10に示したグラフにおいて示した“A”に該当する値である。図10は、伝送した信号のレベルと、その信号を受信したときのレベルとの関係を示す図である。例えば、図10に示したグラフにおいて、実線が、送信データを表し、点線が受信データを表す。縦軸がレベルを表し、横軸が時間を表す。 In Expression (1), “A” is a value corresponding to “A” shown in the graph shown in FIG. FIG. 10 is a diagram illustrating the relationship between the level of the transmitted signal and the level when the signal is received. For example, in the graph shown in FIG. 10, a solid line represents transmission data, and a dotted line represents reception data. The vertical axis represents level and the horizontal axis represents time.
例えば、時刻0から時刻1Tまで送信側でレベルが“1”というデータを送信したとき、受信側では、時刻1Tにおいて、レベルが“A”というデータを受信する。この場合、レベル“1”は、伝送中にレベル“A”まで減衰して受信される伝送系であることがわかる。式(1)における“A”は、送信側で送信されたレベルのうち受信側で受信されるレベルの最大値を示した値である。
For example, when data having a level of “1” is transmitted on the transmitting side from
また、図10中、“a1”、“a2”は、乗算部126−1,126−2でそれぞれ乗算されるISI係数である。 In FIG. 10, “a1” and “a2” are ISI coefficients multiplied by the multipliers 126-1 and 126-2, respectively.
式(1)において、時刻tに送信装置10側から送信されたデータは、d(n−i)とする。換言すれば、時刻t=(n−1)Tに送信装置10側から送信されたデータを、d(n−i)とする。また、その際のチャネルISI係数は、ai(i=1,2,3,・・・)とする。In Expression (1), data transmitted from the transmitting
式(1)において、y(t)は、DFE101の出力(アナログ値)を表し、y^[1](t)は、バイナリデシジョンデータ(MSB)を表し、y^[0](t)は、バイナリデシジョンデータ(LSB)を表す。
In equation (1), y (t) represents the output (analog value) of
また式(1)において、KLVは、信号レベルスケーリング係数を表す。再度図9を参照するに、送信装置10からの信号の例えば高レベル電圧VHと中レベル電圧VMとの差分の電圧が電圧V1であるとし、受信装置40のデュアルコンパレータ122の出力の0と1の差分電圧が電圧V2であるとしたとき、信号レベルスケーリング係数KLVは、電圧V1と電圧V2の比で表される係数となる。
KLV=V1/V2In Equation (1), K LV represents a signal level scaling coefficient. Referring to FIG. 9 again, it is assumed that the difference voltage between the high level voltage VH and the medium level voltage VM of the signal from the
K LV = V1 / V2
また式(1)において、N(nT)は、高周波ノイズを表す。 In the formula (1), N (nT) represents high frequency noise.
受信装置40で受信される受信信号x’(t)(図8中では、信号x’(n)と表記)は、次式(2)で表すことができる。
The received signal x ′ (t) (denoted as signal x ′ (n) in FIG. 8) received by the receiving
式(2)において、右辺の第1項は、送信装置10から送信されたデータを表し、第2項は、ISI成分(伝送ノイズ成分)を表し、第3項は、高周波ノイズ成分を表す。
In Expression (2), the first term on the right side represents data transmitted from the
式(1)と式(2)を参照するに、高周波ノイズ成分N(nT)は、増幅されることなく、そのままの値となっている。DFE101によると、高周波ノイズ成分を増幅することなく処理が行える。クロストークは、高周波ノイズに属する。よって、DFE101によると、クロストーク成分を増幅しないイコライザを提供することができる。
Referring to Equation (1) and Equation (2), the high frequency noise component N (nT) is not amplified and remains as it is. According to the
また、DFE101は、受信データの伝送路ノイズ成分(ai・d(n−i))から、DFEタップ係数倍したバイナリデシジョンデータ(ai・y^(n−i))を減算することで、伝送路ノイズ成分を等化している。また、伝送路ノイズ成分(チャネルISI成分)は、データ遷移に伴う電圧変動量によって変わる。Further, the
例えば、3相伝送の場合、単に、伝送路ノイズ成分(ai・d(n−i))から、バイナリデシジョンデータ(ai・y^(n−i))を減算しただけでは、チャネルISI成分を補正することは困難である。そこで、本技術においては、図8に示したように、2つのデュアルコンパレータ122−1,122−2を備え、nTと(n−1)Tのデシジョンデータを演算し、信号遷移量の情報を得られる構成とした。For example, in the case of three-phase transmission, the channel ISI is simply obtained by subtracting the binary decision data (a i · y ^ (n−i)) from the transmission line noise component (a i · d (n−i)). It is difficult to correct the components. Therefore, in the present technology, as shown in FIG. 8, two dual comparators 122-1 and 122-2 are provided, the nT and (n−1) T decision data are calculated, and the signal transition amount information is obtained. It was set as the structure obtained.
このことにより、3相伝送の場合においてもチャネルISI成分を補正することができる構成となる。 As a result, the channel ISI component can be corrected even in the case of three-phase transmission.
例えば、d(n)={3,2,1}とした場合、受信データの持つチャネルISI項(式(1)における右辺の第2項)内の((d(n)−d(n−i))は、{+2,+1,0,−1,−2}の5値を取る。 For example, when d (n) = {3, 2, 1}, ((d (n) −d (n−) in the channel ISI term of the received data (the second term on the right side in equation (1))). i)) takes five values {+2, +1, 0, −1, −2}.
そして、同じく、チャネルISI項(式(1)における右辺の第2項)内の((y^[1](n−i+1)+y^[0](n−i+1))−(y^[1](n−i)+y^[0](n−i))も、{+2,+1,0,−1,−2}の5値を取る。よって、チャネルISI成分を補正することが可能である。 Similarly, ((y ^ [1] (n−i + 1) + y ^ [0] (n−i + 1)) − (y ^ [1] in the channel ISI term (the second term on the right side in equation (1)). ] (N−i) + y ^ [0] (n−i)) also takes the five values {+ 2, + 1,0, −1, −2}, so that the channel ISI component can be corrected. is there.
このように、本技術によれば、例えば、3相伝送のようなクロストークの影響がある伝送を行うシステムにおいて、そのクロストークの成分を抑制することができる。 Thus, according to the present technology, for example, in a system that performs transmission having an influence of crosstalk such as three-phase transmission, the crosstalk component can be suppressed.
図11の左図は、3相伝送において、本技術を適用したDFE101を備えない受信装置40での受信結果を表すアイパターン(Eye Pattern)であり、右図は、3相伝送において、本技術を適用したDFE101を備える受信装置40での受信結果を表すアイパターンである。
The left figure of FIG. 11 is an eye pattern representing the reception result in the receiving
図11に示したアイパターンから、明らかに、右図のアイパターンの方が、左図のアイパターンよりも良好に受信できている(受信結果を処理できている)ことを表していることが読み取れる。よって図11に示したアイパターンからも、本技術を適用したDFE101を備える受信装置40によれば、3相伝送のようなクロストークの影響がある伝送を行うシステムにおいても、そのクロストークの成分を補正することができるようになることがわかる。
From the eye pattern shown in FIG. 11, it is apparent that the eye pattern in the right figure can be received better (the reception result can be processed) than the eye pattern in the left figure. I can read. Therefore, even from the eye pattern shown in FIG. 11, according to the receiving
<クロストークを抑制するイコライズ技術2>
上記したDFE101は、フィードバックをかけているため、フィードバック遅延が生じる可能性がある。このようなフィードバック遅延が問題となるようなシステムや、さらなる高速化が望まれる場合、フィード・フォワード・イコライザ(FFE:Feed Forward Equalizer)を適用することもできる。<Equalize
Since the above-described
クロストークを抑制するイコライズ技術2としてFFEを適用した場合について説明する。図12は、3相伝送におけるクロストークによる影響を低減するためのFFE201の一実施の形態の構成を示す図である。
A case where FFE is applied as
FFE201は、減算部221、デュアルコンパレータ222−1,222−2、スルーラッチ223−1,223−2、遅延部224−1乃至224−4、減算部225−1,225−2、および乗算部226−1,226−2を含む構成とされている。
The
図12に示したFFE201は、タップ数が2段である場合を示しているが、本技術は、2段に限らず、タップ数は多段である場合に適用できる。また、タップ数を増やすことで、より精度良く処理を行うことができるが、処理負担が増えたり、処理時間が増えたりする可能性があるため、そのような可能性と精度を考慮したタップ数が設定され、FFE201は、構成される。
The
図12に示したFFE201と、図8に示したDFE101を比較するに、FFE201を構成する要素は、DFE101を構成する要素と同様であり、上記したように、デュアルコンパレータ222や減算部225などの要素を含む構成とされている。
Comparing the
DFE101は、フィードバックで処理を行うのに対して、FFE201は、フィードフォワードで処理する点が異なる。上記したDFE101の説明と重複する説明は適宜省略してFFE201についての説明を行う。
The
送信装置10からの信号Tx(n)は、伝送路9で伝送されているときに、伝送路ノイズと高周波ノイズが重畳され、信号x’(n)となり、FFE201に入力される。FFE201は、例えば、図6に示した受信装置40の入力端子Tinの直後に設けられ、FFE201によりノイズが除去された信号が、アンプ42に入力される。FFE201は、アンプ42毎に備えられる。例えば、図6に示した受信装置40の場合、アンプ42A、アンプ42B、アンプ42C毎に設けられる。
When the signal Tx (n) from the
例えば、入力端子TinAに入力された信号SIGA(=信号x’(n))は、FFE201の減算部221、デュアルコンパレータ222−1、およびデュアルコンパレータ222−2に入力される。
For example, the signal SIGA (= signal x ′ (n)) input to the input terminal TinA is input to the
減算部221は、入力された信号x’(n)から、乗算部226−1からの出力と乗算部226−2からの出力を減算する。減算部221からの出力された信号y(n)は、アンプ42に供給される。
The
デュアルコンパレータ222−1は、所定の閾値Th1と信号y(n)を比較し、信号y(n)が、閾値Th1以上であるか否かを判定し、その判定結果をスルーラッチ223−1に出力する。同様に、デュアルコンパレータ222−2は、所定の閾値Th2と信号y(n)を比較し、信号y(n)が、閾値Th2以上であるか否かを判定し、その判定結果をスルーラッチ223−2に出力する。 The dual comparator 222-1 compares a predetermined threshold value Th1 with the signal y (n), determines whether or not the signal y (n) is equal to or greater than the threshold value Th1, and sends the determination result to the through latch 223-1. Output. Similarly, the dual comparator 222-2 compares a predetermined threshold value Th2 with the signal y (n), determines whether or not the signal y (n) is equal to or greater than the threshold value Th2, and determines the determination result as a through latch 223. Output to -2.
閾値Th1と閾値Th2は、DFE101の場合と同様に設定でき、例えば、図9に示すような関係を満たす。
The threshold value Th1 and the threshold value Th2 can be set in the same manner as in the case of the
スルーラッチ223−1とスルーラッチ223−2からの出力は、それぞれ減算部225−1に供給される。またスルーラッチ223−1からの出力は、遅延部224−1にも供給される。またスルーラッチ223−2からの出力は、遅延部224−2にも供給される。 Outputs from the through latch 223-1 and the through latch 223-2 are respectively supplied to the subtracting unit 225-1. The output from the through latch 223-1 is also supplied to the delay unit 224-1. The output from the through latch 223-2 is also supplied to the delay unit 224-2.
減算部225−1には、時刻tにおけるスルーラッチ223−1からのデータy^[1](n)、時刻tにおけるスルーラッチ223−2からのデータy^[0](n)、遅延部224−1で遅延された時刻t−1におけるスルーラッチ223−1からのデータy^[1](n−1)、および遅延部224−2で遅延された時刻t−1におけるスルーラッチ223−2からのデータy^[0](n−1)が供給される。 The subtractor 225-1 includes data y ^ [1] (n) from the through latch 223-1 at time t, data y ^ [0] (n) from the through latch 223-2 at time t, and a delay unit. The data y ^ [1] (n-1) from the through latch 223-1 at time t-1 delayed by 224-1 and the through latch 223 at time t-1 delayed by the delay unit 224-2 Data y ^ [0] (n-1) from 2 is supplied.
減算部225−1は、供給されたデータy^[1](n)とデータy^[0](n)を加算し、その加算値から、データy^[1](n−1)とデータy^[0](n−1)を減算する。すなわち、減算部225−1は、現時刻tと、その前の時刻t−1とのデータの差分を演算する。なお、減算部225での演算は、一例であり、他の演算が行われるように構成することも可能である。 The subtraction unit 225-1 adds the supplied data y ^ [1] (n) and data y ^ [0] (n), and from the added value, the data y ^ [1] (n-1) and Data y ^ [0] (n-1) is subtracted. That is, the subtracting unit 225-1 calculates a data difference between the current time t and the previous time t-1. Note that the calculation in the subtracting unit 225 is an example, and other calculations can be performed.
減算部225−1での演算結果は、乗算部226−1に供給される。乗算部226−1は、ISI係数a1を乗算し、減算部221に供給する。
The calculation result in the subtractor 225-1 is supplied to the multiplier 226-1. The multiplier 226-1 multiplies the ISI coefficient a1 and supplies the result to the
同様に、遅延部224−3は、遅延部224−1から出力されたデータy^[1](n−1)の供給をうけ、所定の時間だけ遅延したデータy^[1](n−2)を減算部225−2に出力する。遅延部224−4は、遅延部224−2から出力されたデータy^[0](n−1)の供給をうけ、所定の時間だけ遅延したデータy^[0](n−2)を減算部225−2に出力する。 Similarly, the delay unit 224-3 receives the data y ^ [1] (n-1) output from the delay unit 224-1 and receives the data y ^ [1] (n− delayed by a predetermined time). 2) is output to the subtractor 225-2. The delay unit 224-4 receives the data y ^ [0] (n-1) output from the delay unit 224-2, and receives the data y ^ [0] (n-2) delayed by a predetermined time. It outputs to the subtraction part 225-2.
遅延部224−1から出力されたデータy^[1](n−1)は、減算部225−2にも供給される。同じく、遅延部224−2から出力されたデータy^[0](n−1)は、減算部225−2にも供給される。 The data y ^ [1] (n−1) output from the delay unit 224-1 is also supplied to the subtraction unit 225-2. Similarly, the data y ^ [0] (n−1) output from the delay unit 224-2 is also supplied to the subtraction unit 225-2.
減算部225−2は、供給されたデータy^[1](n−1)とデータy^[0](n−1)を加算し、その加算値から、データy^[1](n−2)とデータy^[0](n−2)を減算する。すなわち、減算部225−1は、時刻t−1と、その前の時刻t−2との差分を演算する。 The subtraction unit 225-2 adds the supplied data y ^ [1] (n-1) and data y ^ [0] (n-1), and from the added value, the data y ^ [1] (n -2) and data y ^ [0] (n-2) are subtracted. That is, the subtractor 225-1 calculates the difference between the time t-1 and the previous time t-2.
減算部225−2での演算結果は、乗算部226−2に供給される。乗算部226−2は、ISI係数a2を乗算し、減算部221に供給する。
The calculation result in the subtraction unit 225-2 is supplied to the multiplication unit 226-2. The multiplication unit 226-2 multiplies the ISI coefficient a2 and supplies the result to the
減算部221は、送信装置10から伝送されてきた信号x’(n)から、乗算部226−1からのデータと、乗算部226−2からのデータを減算した値(信号y(n))を生成し、後段に出力する。
The
FFE201での処理を、式で表すと次式(3)となる。なお、次式(3)は、FFE201が多段のタップ(tap)で構成されている場合における式である。
The processing in the
式(3)における、“A”は、図10に示したグラフにおいて示した“A”に該当する値である。式(3)における、“ai”は、図10中、“a1”、“a2”に該当する係数であり、乗算部226−1,226−2でそれぞれ乗算されるISI係数である。In Expression (3), “A” is a value corresponding to “A” shown in the graph shown in FIG. In the equation (3), “a i ” is a coefficient corresponding to “a1” and “a2” in FIG. 10, and is an ISI coefficient that is multiplied by the multipliers 226-1 and 226-2.
式(3)において、時刻tに送信装置10側から送信されたデータは、d(n−i)とする。換言すれば、時刻t=(n−1)Tに送信装置10側から送信されたデータを、d(n−i)とする。また、その際のチャネルISI係数は、ai(i=1,2,3,・・・)とする。In Expression (3), data transmitted from the transmitting
式(3)において、y(t)は、FFE201の出力(アナログ値)を表し、y^[1](t)は、バイナリデシジョンデータ(MSB)を表し、y^[0](t)は、バイナリデシジョンデータ(LSB)を表す。 In equation (3), y (t) represents the output (analog value) of FFE201, y ^ [1] (t) represents binary decision data (MSB), and y ^ [0] (t) is Represents binary decision data (LSB).
また式(3)において、KLVは、信号レベルスケーリング係数を表し、図9を参照したように、電圧V1と電圧V2の比で表される係数である。
KLV=V1/V2In Equation (3), K LV represents a signal level scaling coefficient, and is a coefficient represented by a ratio between the voltage V1 and the voltage V2, as shown in FIG.
K LV = V1 / V2
また式(3)において、N(nT)は、高周波ノイズを表す。 In Expression (3), N (nT) represents high frequency noise.
式(3)において、右辺の第1項は、送信装置10から送信されたデータを表し、第2項は、ISI成分(伝送ノイズ成分)を表し、第3項は、高周波ノイズ成分を表す。
In Expression (3), the first term on the right side represents data transmitted from the
FFE201は、DFE101と同じく、受信データの伝送路ノイズ成分(ai・d(n−i))から、FFEタップ係数倍したバイナリデシジョンデータ(ai・y^(n−i))を減算することで、伝送路ノイズ成分を等化している。また、伝送路ノイズ成分(チャネルISI成分)は、データ遷移に伴う電圧変動量によって変わる。Similar to the
例えば、3相伝送の場合、単に、伝送路ノイズ成分(ai・d(n−i))から、バイナリデシジョンデータ(ai・y^(n−i))を減算しただけでは、チャネルISI成分を補正することは困難である。そこで、本技術においては、図12に示したように、2つのデュアルコンパレータ222−1,222−2を備え、nTと(n−1)Tのデシジョンデータを演算し、信号遷移量の情報を得られる構成とした。For example, in the case of three-phase transmission, the channel ISI is simply obtained by subtracting the binary decision data (a i · y ^ (n−i)) from the transmission line noise component (a i · d (n−i)). It is difficult to correct the components. Therefore, in the present technology, as shown in FIG. 12, two dual comparators 222-1 and 222-2 are provided, the nT and (n-1) T decision data are calculated, and the signal transition amount information is obtained. It was set as the structure obtained.
このことにより、3相伝送の場合においてもチャネルISI成分を補正することができる構成となる。 As a result, the channel ISI component can be corrected even in the case of three-phase transmission.
例えば、d(n)={3,2,1}とした場合、受信データの持つチャネルISI項(式(3)における右辺の第2項)内の((d(n)−d(n−i))は、{+2,+1,0,−1,−2}の5値を取る。 For example, when d (n) = {3, 2, 1}, ((d (n) −d (n−) in the channel ISI term of the received data (the second term on the right side in equation (3))). i)) takes five values {+2, +1, 0, −1, −2}.
そして、同じく、チャネルISI項(式(3)における右辺の第2項)内の((y^[1](n−i+1)+y^[0](n−i+1))−(y^[1](n−i)+y^[0](n−i))も、{+2,+1,0,−1,−2}の5値を取る。よって、チャネルISI成分を補正することが可能である。 Similarly, ((y ^ [1] (n−i + 1) + y ^ [0] (n−i + 1)) − (y ^ [1] in the channel ISI term (the second term on the right side in Equation (3)). ] (N−i) + y ^ [0] (n−i)) also takes the five values {+ 2, + 1,0, −1, −2}, so that the channel ISI component can be corrected. is there.
このように、本技術によれば、例えば、3相伝送のようなクロストークの影響がある伝送を行うシステムにおいて、波形品質を改善できる。 Thus, according to the present technology, the waveform quality can be improved in a system that performs transmission having the influence of crosstalk such as three-phase transmission.
FFE201の場合、式(3)を参照するに、右辺の第3項の高周波ノイズ成分は、増幅されることが読み取れる。FFE201の場合、高周波ノイズ成分は、DFE101と比べて増幅されてしまうが、DFE101と異なり、フィードバックループがないため、処理の高速化が容易に図れる。
In the case of FFE201, referring to Equation (3), it can be read that the high-frequency noise component of the third term on the right side is amplified. In the case of the
図13の左図は、3相伝送において、本技術を適用したFFE201を備えない受信装置40での受信結果を表すアイパターン(Eye Pattern)であり、右図は、3相伝送において、本技術を適用したFFE201を備える受信装置40での受信結果を表すアイパターンである。
The left figure of FIG. 13 is an eye pattern representing the reception result in the receiving
図13に示したアイパターンから、明らかに、右図のアイパターンの方が、左図のアイパターンよりも良好に受信できている(受信結果を処理できている)ことを表していることが読み取れる。このことからも、本技術を適用したFFE201を備える受信装置40によれば、3相伝送のようなクロストークの影響がある伝送を行うシステムにおいても、波形品質を改善できるようになることがわかる。
From the eye pattern shown in FIG. 13, it is apparent that the eye pattern in the right figure can be received better (the reception result can be processed) than the eye pattern in the left figure. I can read. From this, it can be seen that the receiving
上記したように、本技術によれば、波形品質を改善することができる。また、本技術は、多線、多相の伝送方式に適用でき、多線、多相の伝送方式に適用した場合も、波形品質を改善することができる。また、本技術は、高速伝送方式にも適用でき、高速伝送方式に適用した場合も、波形品質を改善することができる。 As described above, according to the present technology, the waveform quality can be improved. In addition, the present technology can be applied to multi-line and multi-phase transmission systems, and can improve waveform quality even when applied to multi-line and multi-phase transmission systems. Further, the present technology can be applied to a high-speed transmission method, and the waveform quality can be improved even when applied to a high-speed transmission method.
上述した実施の形態においては、2タップである場合を例に挙げて説明したが、1タップや2以上のタップ数でDFE101やFFE201が構成されていても良い。
In the embodiment described above, the case of 2 taps has been described as an example, but the
また上述した実施の形態においては、デュアルコンパレータ122(222)が2個の場合を例に挙げて説明したが、DFE101やFFE201に、2以上のデュアルコンパレータ122(222)が備えられる構成とすることも可能である。
In the above-described embodiment, the case where the number of the dual comparators 122 (222) is two has been described as an example. However, the
換言すれば、上記した実施の形態においては、2個の閾値(2つのスレッショルド)で処理が行われる場合を例に挙げて説明したが、2個以上の閾値が用いられて処理が行われるようにすることも可能である。 In other words, in the above-described embodiment, the case where processing is performed with two threshold values (two thresholds) has been described as an example. However, processing is performed using two or more threshold values. It is also possible to make it.
例えば、3相伝送の場合、2個の閾値が用いられて処理が行われるDFE101やFFE201とすることができる。また、例えば、3相伝送の場合に、2個以上の閾値、例えば、3個の閾値が用いられて処理が行われるようにすることができる。
For example, in the case of three-phase transmission, the
例えばN相伝送の場合、(N−1)個の閾値が用いられて処理が行われるDFE101やFFE201とすることができる。
For example, in the case of N-phase transmission, the
また1タップは、用いられる閾値の個数に応じた数(同一数)の遅延部、減算部、乗算部を備える。例えば、(N−1)個の閾値が用いられて処理が行われる場合、1タップには、(N−1)個の遅延部が含まれ、その遅延部からのデータとデュアルコンパレータからのデータを減算する1個の減算部と、減算部からのデータに所定の係数を乗算する1個の乗算部が含まれる。 In addition, one tap includes a number of delay units, subtraction units, and multiplication units corresponding to the number of threshold values used (the same number). For example, when processing is performed using (N−1) threshold values, one tap includes (N−1) delay units, and data from the delay unit and data from the dual comparator are included. 1 subtracting section for subtracting 1 and a multiplying section for multiplying the data from the subtracting section by a predetermined coefficient.
本技術によれば、複数のスレッショルドを持つデュアルコンパレータと、連続する多線、多相のシンボル遷移での電圧変化量に応じた帰還レベル制御により、多線、多相の高速伝送方式においても、信号品質を改善することができる。 According to the present technology, a dual comparator having a plurality of thresholds and a feedback level control according to a voltage change amount in a continuous multi-line, multi-phase symbol transition, even in a multi-line, multi-phase high-speed transmission system, Signal quality can be improved.
上記した信号処理装置は、例えばMIPI(Mobile Industry Processor Interface)に適用できる。MIPIは、モバイル機器のカメラやディスプレイとのインターフェイス規格であるが、その規格のうち、C−PHYの規格のインタフェースに適用できる。 The signal processing apparatus described above can be applied to, for example, MIPI (Mobile Industry Processor Interface). MIPI is an interface standard for cameras and displays of mobile devices, and can be applied to an interface of the C-PHY standard among the standards.
C−PHYは、上記した3相伝送により信号を送受信するため、上記した本技術を適用することで、クロストークなどの高周波ノイズ成分を抑制した通信を行うことができる。本技術を適用した例えば、図8に示したDFE101または図12に示したFFE201は、MIPIのC−PHYの規格のインタフェースに含まれるようにすることができる。
Since C-PHY transmits and receives signals by the above-described three-phase transmission, by applying the above-described present technology, it is possible to perform communication while suppressing high-frequency noise components such as crosstalk. For example, the
<記録媒体について>
上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。<About recording media>
The series of processes described above can be executed by hardware or can be executed by software. When a series of processing is executed by software, a program constituting the software is installed in the computer. Here, the computer includes, for example, a general-purpose personal computer capable of executing various functions by installing various programs by installing a computer incorporated in dedicated hardware.
図14は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。コンピュータにおいて、CPU(Central Processing Unit)501、ROM(Read Only Memory)502、RAM(Random Access Memory)503は、バス504により相互に接続されている。バス504には、さらに、入出力インタフェース505が接続されている。入出力インタフェース505には、入力部506、出力部507、記憶部508、通信部509、およびドライブ510が接続されている。
FIG. 14 is a block diagram illustrating an example of a hardware configuration of a computer that executes the above-described series of processes using a program. In the computer, a CPU (Central Processing Unit) 501, a ROM (Read Only Memory) 502, and a RAM (Random Access Memory) 503 are connected to each other by a
入力部506は、キーボード、マウス、マイクロフォンなどよりなる。出力部507は、ディスプレイ、スピーカなどよりなる。記憶部508は、ハードディスクや不揮発性のメモリなどよりなる。通信部509は、ネットワークインタフェースなどよりなる。ドライブ510は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア511を駆動する。
The
以上のように構成されるコンピュータでは、CPU501が、例えば、記憶部508に記憶されているプログラムを、入出力インタフェース505およびバス504を介して、RAM503にロードして実行することにより、上述した一連の処理が行われる。
In the computer configured as described above, the
コンピュータ(CPU501)が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア511に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。
A program executed by the computer (CPU 501) can be provided by being recorded on a
コンピュータでは、プログラムは、リムーバブルメディア511をドライブ510に装着することにより、入出力インタフェース505を介して、記憶部508にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部509で受信し、記憶部508にインストールすることができる。その他、プログラムは、ROM502や記憶部508に、あらかじめインストールしておくことができる。
In the computer, the program can be installed in the
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。 The program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。 Further, in this specification, the system represents the entire apparatus constituted by a plurality of apparatuses.
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。 In addition, the effect described in this specification is an illustration to the last, and is not limited, Moreover, there may exist another effect.
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
なお、本技術は以下のような構成も取ることができる。
(1)
複数のコンパレータと、
前記複数のコンパレータからの出力をそれぞれ遅延する遅延部と、
供給された信号から前記遅延部からの信号を減算する減算部と
を備える信号処理装置。
(2)
N相で伝送されてきた信号を処理する
前記(1)に記載の信号処理装置。
(3)
N本の伝送路で伝送されてきた信号であり、電圧レベルの組み合わせで所定のシンボルを伝送する信号を処理する
前記(1)に記載の信号処理装置。
(4)
(N−1)個以上の前記コンパレータを備える
前記(2)または(3)に記載の信号処理装置。
(5)
前記複数のコンパレータのそれぞれは、異なる閾値が設定され、入力された信号と前記閾値を比較し、
前記信号が、複数の電圧レベルの間で遷移する信号である場合、前記閾値は、隣接する電圧レベル内の値に設定されている
前記(1)乃至(4)のいずれかに記載の信号処理装置。
(6)
高レベル電圧、中レベル電圧、および低レベル電圧の3つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第1の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第2の閾値に設定され、
第1の前記コンパレータは、前記第1の閾値と供給された信号とを比較し、
第2の前記コンパレータは、前記第2の閾値と供給された信号とを比較し、
前記減算部は、前記第1のコンパレータからの出力と、前記第2のコンパレータからの出力を加算した値から、第1の前記遅延部で遅延された前記第1のコンパレータからの出力と第2の前記遅延部で遅延された前記第2のコンパレータからの出力を減算する
前記(1)乃至(5)のいずれかに記載の信号処理装置。
(7)
信号処理装置に入力された信号から、前記減算部からの信号を減算する第2の減算部をさらに備える
前記(1)乃至(6)のいずれかに記載の信号処理装置。
(8)
前記コンパレータは、前記第2の減算部からの出力を、所定の閾値と比較する
前記(7)に記載の信号処理装置。
(9)
前記コンパレータは、前記入力された信号を、所定の閾値と比較する
前記(7)に記載の信号処理装置。
(10)
DFE(Decision Feedback Equalizer)である
前記(1)乃至(8)のいずれかに記載の信号処理装置。
(11)
FFE(Feed Forward Equalizer)である
前記(1)乃至(7)または前記(9)のいずれかに記載の信号処理装置。
(12)
MIPI(Mobile Industry Processor Interface)のC−PHYの規格のインタフェースに含まれる
前記(1)乃至(11)のいずれかに記載の信号処理装置。
(13)
供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、
前記複数のコンパレータからの比較結果をそれぞれ遅延し、
供給された信号から、前記遅延された比較結果を減算する
ステップを含む信号処理方法。
(14)
コンピュータに、
供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、
前記複数のコンパレータからの比較結果をそれぞれ遅延し、
供給された信号から、前記遅延された比較結果を減算する
ステップを含む処理を実行させるためのプログラム。In addition, this technique can also take the following structures.
(1)
Multiple comparators,
A delay unit for delaying the outputs from the plurality of comparators;
A signal processing apparatus comprising: a subtracting unit that subtracts a signal from the delay unit from a supplied signal.
(2)
The signal processing apparatus according to (1), wherein a signal transmitted in N phase is processed.
(3)
The signal processing apparatus according to (1), wherein the signal is a signal transmitted through N transmission lines and processes a signal transmitting a predetermined symbol with a combination of voltage levels.
(4)
(N-1) The signal processing apparatus according to (2) or (3), including at least the comparators.
(5)
Each of the plurality of comparators is set with a different threshold value, and compares the input signal with the threshold value,
The signal processing according to any one of (1) to (4), wherein when the signal is a signal that transitions between a plurality of voltage levels, the threshold is set to a value within an adjacent voltage level. apparatus.
(6)
When processing a signal that transitions between three voltage levels of a high level voltage, a medium level voltage, and a low level voltage, the voltage value between the high level voltage and the medium level voltage is set to a first threshold value. A voltage value between the medium level voltage and the low level voltage is set to a second threshold value;
The first comparator compares the first threshold with a supplied signal;
The second comparator compares the second threshold with a supplied signal;
The subtracting unit adds the output from the first comparator delayed by the first delay unit from the value obtained by adding the output from the first comparator and the output from the second comparator. The signal processing device according to any one of (1) to (5), wherein an output from the second comparator delayed by the delay unit is subtracted.
(7)
The signal processing device according to any one of (1) to (6), further including a second subtraction unit that subtracts a signal from the subtraction unit from a signal input to the signal processing device.
(8)
The signal processing apparatus according to (7), wherein the comparator compares an output from the second subtracting unit with a predetermined threshold value.
(9)
The signal processing apparatus according to (7), wherein the comparator compares the input signal with a predetermined threshold.
(10)
The signal processing apparatus according to any one of (1) to (8), wherein the signal processing apparatus is a DFE (Decision Feedback Equalizer).
(11)
The signal processing apparatus according to any one of (1) to (7) or (9), wherein the signal processing apparatus is an FFE (Feed Forward Equalizer).
(12)
The signal processing device according to any one of (1) to (11), which is included in an interface of MIPI (Mobile Industry Processor Interface) C-PHY standard.
(13)
The supplied signal and a predetermined threshold value are respectively compared by a plurality of comparators,
Each of the comparison results from the plurality of comparators is delayed,
A signal processing method including a step of subtracting the delayed comparison result from a supplied signal.
(14)
On the computer,
The supplied signal and a predetermined threshold value are respectively compared by a plurality of comparators,
Each of the comparison results from the plurality of comparators is delayed,
A program for executing a process including a step of subtracting the delayed comparison result from a supplied signal.
10 送信装置, 40 受信装置, 41 抵抗素子, 42 アンプ, 43 クロック生成部, 44,45 フリップフロップ, 46 信号生成部, 101 DFE, 121 減算部, 122 デュアルコンパレータ, 123 スルーラッチ, 124 遅延部, 125 減算部, 126 乗算部, 201 FFE, 221 減算部, 222 デュアルコンパレータ, 223 スルーラッチ, 224 遅延部, 225 減算部, 226 乗算部 10 transmitters, 40 receivers, 41 resistive elements, 42 amplifiers, 43 clock generators, 44, 45 flip-flops, 46 signal generators, 101 DFEs, 121 subtractors, 122 dual comparators, 123 through latches, 124 delay units, 125 subtraction unit, 126 multiplication unit, 201 FFE, 221 subtraction unit, 222 dual comparator, 223 through latch, 224 delay unit, 225 subtraction unit, 226 multiplication unit
Claims (14)
前記複数のコンパレータからの出力をそれぞれ遅延する遅延部と、
供給された信号から前記遅延部からの信号を減算する減算部と
を備える信号処理装置。Multiple comparators,
A delay unit for delaying the outputs from the plurality of comparators;
A signal processing apparatus comprising: a subtracting unit that subtracts a signal from the delay unit from a supplied signal.
請求項1に記載の信号処理装置。The signal processing apparatus according to claim 1, wherein a signal transmitted in N phase is processed.
請求項1に記載の信号処理装置。The signal processing apparatus according to claim 1, wherein the signal processing apparatus processes a signal transmitted through N transmission lines and transmitting a predetermined symbol with a combination of voltage levels.
請求項2に記載の信号処理装置。The signal processing apparatus according to claim 2, comprising (N−1) or more comparators.
前記信号が、複数の電圧レベルの間で遷移する信号である場合、前記閾値は、隣接する電圧レベル内の値に設定されている
請求項1に記載の信号処理装置。Each of the plurality of comparators is set with a different threshold value, and compares the input signal with the threshold value,
The signal processing apparatus according to claim 1, wherein when the signal is a signal that transitions between a plurality of voltage levels, the threshold is set to a value within an adjacent voltage level.
第1の前記コンパレータは、前記第1の閾値と供給された信号とを比較し、
第2の前記コンパレータは、前記第2の閾値と供給された信号とを比較し、
前記減算部は、前記第1のコンパレータからの出力と、前記第2のコンパレータからの出力を加算した値から、第1の前記遅延部で遅延された前記第1のコンパレータからの出力と第2の前記遅延部で遅延された前記第2のコンパレータからの出力を減算する
請求項1に記載の信号処理装置。When processing a signal that transitions between three voltage levels of a high level voltage, a medium level voltage, and a low level voltage, the voltage value between the high level voltage and the medium level voltage is set to a first threshold value. A voltage value between the medium level voltage and the low level voltage is set to a second threshold value;
The first comparator compares the first threshold with a supplied signal;
The second comparator compares the second threshold with a supplied signal;
The subtracting unit adds the output from the first comparator delayed by the first delay unit from the value obtained by adding the output from the first comparator and the output from the second comparator. The signal processing apparatus according to claim 1, wherein an output from the second comparator delayed by the delay unit is subtracted.
請求項1に記載の信号処理装置。The signal processing device according to claim 1, further comprising: a second subtracting unit that subtracts a signal from the subtracting unit from a signal input to the signal processing device.
請求項7に記載の信号処理装置。The signal processing device according to claim 7, wherein the comparator compares an output from the second subtracting unit with a predetermined threshold value.
請求項7に記載の信号処理装置。The signal processing device according to claim 7, wherein the comparator compares the input signal with a predetermined threshold value.
請求項1に記載の信号処理装置。The signal processing apparatus according to claim 1, wherein the signal processing apparatus is a DFE (Decision Feedback Equalizer).
請求項1に記載の信号処理装置。The signal processing apparatus according to claim 1, wherein the signal processing apparatus is an FFE (Feed Forward Equalizer).
請求項1に記載の信号処理装置。The signal processing apparatus according to claim 1, wherein the signal processing apparatus is included in an interface of MIPI (Mobile Industry Processor Interface) C-PHY standard.
前記複数のコンパレータからの比較結果をそれぞれ遅延し、
供給された信号から、前記遅延された比較結果を減算する
ステップを含む信号処理方法。The supplied signal and a predetermined threshold value are respectively compared by a plurality of comparators,
Each of the comparison results from the plurality of comparators is delayed,
A signal processing method including a step of subtracting the delayed comparison result from a supplied signal.
供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、
前記複数のコンパレータからの比較結果をそれぞれ遅延し、
供給された信号から、前記遅延された比較結果を減算する
ステップを含む処理を実行させるためのプログラム。On the computer,
The supplied signal and a predetermined threshold value are respectively compared by a plurality of comparators,
Each of the comparison results from the plurality of comparators is delayed,
A program for executing a process including a step of subtracting the delayed comparison result from a supplied signal.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016204909 | 2016-10-19 | ||
JP2016204909 | 2016-10-19 | ||
PCT/JP2017/036339 WO2018074251A1 (en) | 2016-10-19 | 2017-10-05 | Signal processing device, signal processing method, and program |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018074251A1 true JPWO2018074251A1 (en) | 2019-09-05 |
JP7027322B2 JP7027322B2 (en) | 2022-03-01 |
Family
ID=62019346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018546244A Active JP7027322B2 (en) | 2016-10-19 | 2017-10-05 | Signal processing equipment, signal processing methods, and programs |
Country Status (4)
Country | Link |
---|---|
US (2) | US11264832B2 (en) |
JP (1) | JP7027322B2 (en) |
CN (2) | CN109845204B (en) |
WO (1) | WO2018074251A1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7027322B2 (en) | 2016-10-19 | 2022-03-01 | ソニーセミコンダクタソリューションズ株式会社 | Signal processing equipment, signal processing methods, and programs |
US10454725B1 (en) | 2018-09-27 | 2019-10-22 | Qualcomm Incorporated | C-PHY receiver equalization |
KR20220022665A (en) * | 2020-08-19 | 2022-02-28 | 삼성전자주식회사 | Receiving circuit, printed circuit board and interface circuit including the same |
JP2022117196A (en) * | 2021-01-29 | 2022-08-10 | ソニーセミコンダクタソリューションズ株式会社 | Transmission device and communication system |
KR102568428B1 (en) * | 2022-04-01 | 2023-08-18 | 한양대학교 산학협력단 | Transmitter comprising feed forward equalization |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009113462A1 (en) * | 2008-03-11 | 2009-09-17 | 日本電気株式会社 | Waveform equalization circuit and waveform equalization method |
JP2011228803A (en) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | Equalizer and change-over method for filter circuit |
JP2015228554A (en) * | 2014-05-30 | 2015-12-17 | ソニー株式会社 | Transmitter, receiver and communication system |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5117846B1 (en) * | 1970-05-23 | 1976-06-05 | ||
US5056122A (en) * | 1989-06-16 | 1991-10-08 | Rockwell International Corporation | Phase-shift keyed demodulation apparatus |
JP2851124B2 (en) * | 1990-04-27 | 1999-01-27 | 古河電気工業株式会社 | Multiplex transmission method |
US5101210A (en) * | 1990-12-21 | 1992-03-31 | Itt Corporation | Signal dynamic range compression apparatus and method including clutter estimation and reduction |
JP2954448B2 (en) * | 1993-04-20 | 1999-09-27 | 三菱電機エンジニアリング株式会社 | Starting device for occupant protection device |
US5615411A (en) * | 1994-04-22 | 1997-03-25 | Rockwell International | Method and apparatus for composite signal separation and FM demodulation |
US5880645A (en) * | 1997-07-03 | 1999-03-09 | Level One Communications, Inc. | Analog adaptive equalizer with gain and filter correction |
US6188347B1 (en) * | 1999-07-12 | 2001-02-13 | National Instruments Corporation | Analog-to-digital conversion system and method with reduced sparkle codes |
US7269212B1 (en) * | 2000-09-05 | 2007-09-11 | Rambus Inc. | Low-latency equalization in multi-level, multi-line communication systems |
US6757325B1 (en) * | 1999-10-29 | 2004-06-29 | International Business Machines Corporation | Methods, modems and computer program products for identification of a modem type and adjustment of a communication configuration based on modem type |
JP2001256728A (en) | 2000-03-10 | 2001-09-21 | Fujitsu Ltd | Semiconductor device |
CN100521524C (en) * | 2002-12-09 | 2009-07-29 | 飞思卡尔半导体公司 | Decision feed forward equalizer system and method |
US7616700B2 (en) * | 2003-12-22 | 2009-11-10 | Quellan, Inc. | Method and system for slicing a communication signal |
JP4464189B2 (en) | 2004-04-28 | 2010-05-19 | Necエレクトロニクス株式会社 | Noise cancellation circuit |
US7649932B2 (en) * | 2005-11-30 | 2010-01-19 | Microtune (Texas), L.P. | Segmented equalizer |
JP2007234100A (en) * | 2006-02-28 | 2007-09-13 | Canon Inc | Information recording/reproducing device |
US7920661B2 (en) * | 2006-03-21 | 2011-04-05 | Qualcomm Incorporated | Decision feedback equalizer for code division multiplexed signals |
FR2922388B1 (en) * | 2007-10-12 | 2013-03-29 | Commissariat Energie Atomique | QUANTIFIER, ANALOGUE-DIGITAL CONVERTER COMPRISING SUCH QUANTIFIER, AND ULTRA-WIDE BAND RECEIVER INCLUDING SUCH CONVERTER |
US8929496B2 (en) * | 2008-02-01 | 2015-01-06 | Rambus Inc. | Receiver with enhanced clock and data recovery |
JP4666030B2 (en) * | 2008-09-03 | 2011-04-06 | ソニー株式会社 | Information processing apparatus and signal determination method |
US8971395B2 (en) * | 2011-11-10 | 2015-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Decision feedback equalizer having programmable taps |
US8704583B2 (en) * | 2012-02-17 | 2014-04-22 | International Business Machines Corporation | Capacitive level-shifting circuits and methods for adding DC offsets to output of current-integrating amplifier |
US8787439B2 (en) * | 2012-03-13 | 2014-07-22 | Lsi Corporation | Decision feedforward equalization |
US9148198B1 (en) * | 2014-05-21 | 2015-09-29 | Qualcomm Incorporated | Programmable pre-emphasis circuit for MIPI C-PHY |
JP7027322B2 (en) | 2016-10-19 | 2022-03-01 | ソニーセミコンダクタソリューションズ株式会社 | Signal processing equipment, signal processing methods, and programs |
US10666469B2 (en) * | 2018-05-02 | 2020-05-26 | Maxlinear, Inc. | Predictive decision feedback equalizer |
-
2017
- 2017-10-05 JP JP2018546244A patent/JP7027322B2/en active Active
- 2017-10-05 US US16/329,520 patent/US11264832B2/en active Active
- 2017-10-05 CN CN201780063175.9A patent/CN109845204B/en active Active
- 2017-10-05 WO PCT/JP2017/036339 patent/WO2018074251A1/en active Application Filing
- 2017-10-05 CN CN202210499783.7A patent/CN114884539B/en active Active
-
2022
- 2022-02-08 US US17/667,049 patent/US11722004B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009113462A1 (en) * | 2008-03-11 | 2009-09-17 | 日本電気株式会社 | Waveform equalization circuit and waveform equalization method |
JP2011228803A (en) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | Equalizer and change-over method for filter circuit |
JP2015228554A (en) * | 2014-05-30 | 2015-12-17 | ソニー株式会社 | Transmitter, receiver and communication system |
Also Published As
Publication number | Publication date |
---|---|
US11722004B2 (en) | 2023-08-08 |
CN114884539A (en) | 2022-08-09 |
CN109845204B (en) | 2022-05-31 |
WO2018074251A1 (en) | 2018-04-26 |
US11264832B2 (en) | 2022-03-01 |
CN114884539B (en) | 2024-04-26 |
US20190222059A1 (en) | 2019-07-18 |
US20220190640A1 (en) | 2022-06-16 |
CN109845204A (en) | 2019-06-04 |
JP7027322B2 (en) | 2022-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7027322B2 (en) | Signal processing equipment, signal processing methods, and programs | |
US10038575B1 (en) | Decision feedback equalizer with post-cursor non-linearity correction | |
US8121186B2 (en) | Systems and methods for speculative signal equalization | |
EP2119156B1 (en) | Adaptive continuous-time equalizer for correcting the first post-cursor isi | |
US20070286315A1 (en) | Digital signal processor, receiver, corrector and methods for the same | |
EP1540820A2 (en) | Method and apparatus for channel equalization | |
US7016406B1 (en) | Adaptation structure and methods for analog continuous time equalizers | |
US20080205504A1 (en) | Decision feedback equalizers and equalizing methods thereof | |
US9628302B2 (en) | Decision feedback equalizer | |
US11831747B2 (en) | Systems and methods for timing recovery with bandwidth extension | |
US11658696B2 (en) | Network transceiver with VGA channel specific equalization | |
US20100158096A1 (en) | Equalization apparatus and method of compensating distorted signal and data receiving apparatus | |
US7590176B2 (en) | Partial response transmission system and equalizing circuit thereof | |
JP5817516B2 (en) | Receiver circuit | |
TW202144949A (en) | Clock and data recovery circuit and reception device having the same | |
US9300498B2 (en) | Decision-feedback analyzer and methods for operating the same | |
WO2021249650A1 (en) | A device and a method for cancelling noise in a communication system | |
JP2014033347A (en) | Adaptive equalizer, equalizer adjustment method, semiconductor device using the same and information network device | |
US11539390B2 (en) | Semiconductor integrated circuit and reception device | |
US20170201276A1 (en) | Multi-tones narrow band rf noise elimination through adaptive algorithm | |
US6940924B1 (en) | Signal detection based on channel estimation | |
JP2008124670A (en) | Data reception device | |
JPH077527A (en) | Digital many-valued symbol transmission system | |
US11811566B2 (en) | Methods and systems for performing adaptive equalization of data | |
WO2017037836A1 (en) | Signal transmission apparatus and signal transmission system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200713 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210629 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210817 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220118 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220216 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7027322 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |