JPWO2013175570A1 - 情報処理装置、制御方法、及び制御プログラム - Google Patents
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Abstract
Description
〔1〕本実施形態のコンピュータシステムの構成
図1は、一実施形態としての情報処理装置(コンピュータシステム)1の構成を示すブロック図である。
メモリ20は、CPU10によりNVRAM40から読み出されたBIOSプログラムや、仮想マシンVM1〜VM4により仮想ストレージ31から読み出されたOSおよびアプリケーションプログラムを展開されて保存する。また、メモリ20は、ハイパーバイザ12により作成され更新される仮想マシン構成情報21を格納するほか、後述するPCIデバイス/ブリッジ対応表22やミューテックス変数23を保存する。
PCIデバイス/ブリッジ対応表作成部12Aは、コンピュータシステム起動時にハイパーバイザ12の初期化処理の中で呼び出され、全てのVGAカード83についての対応表22の作成/初期化処理を行なう。PCIデバイス/ブリッジ対応表作成部12Aによる対応表22の作成処理については、図7および図8を参照しながら具体的に説明する。
なお、CPU10(ハイパーバイザ12)は、仮想マシンVM1〜VM4が自身に割り当てられたVGAカード#1〜#4に接続されるブリッジ71の状態(VGA許可ビット71Bの値)を参照した場合、以下の機能を果たす。つまり、ハイパーバイザ12は、仮想マシンVM1〜VM4のいずれか一つからブリッジ71の状態の参照要求を受けると、ブリッジ71の状態にかかわらず、信号通過を許可する状態を示す“1”、もしくは、予め設定された状態を、仮想マシンVM1〜VM4に返信する機能を有している。当該機能については図12を参照しながら後述する。
以下では、本実施形態のコンピュータシステム1の動作について、図4〜図12を参照しながら、より詳細に説明する。
まず、図4に示すフローチャート(ステップS10〜S20)に従って、本実施形態のコンピュータシステム1による処理の流れについて説明する。
図5に示すフローチャート(ステップS21〜S26)に従って、BIOS11によるPCIバススキャン処理について説明する。当該PCIバススキャン処理は、図4のステップS11で実行される処理である。ここで、VGAカード83を含むPCIデバイスは、バス番号(バス#0〜#5),デバイス番号(VGAカード#1〜#4)およびファンクション番号により識別することができる。
図7に示すフローチャート(ステップS31〜S37)に従って、PCIデバイス/ブリッジ対応表作成部12AによるPCIデバイス/ブリッジ対応表作成処理について説明する。当該対応表作成処理は、図4のステップS13で実行される処理である。
図9に示すフローチャート(ステップS41〜S52)および図10に示すシーケンス図(矢印A31〜A43)に従って、PCIブリッジ設定部12BによるPCIブリッジ設定処理について説明する。当該PCIブリッジ設定処理は、図4のステップS18で実行される処理である。
仮想マシンVM1〜VM4のいずれか一つから、当該仮想マシンに割り当てられたVGAカード83へのI/Oアクセス要求が発行されると、当該I/Oアクセス要求は、ハイパーバイザ12によってトラップされる(図4のステップS17)。I/Oアクセス要求がトラップされると、ハイパーバイザ12は、メモリ20の仮想マシン構成情報21を参照し、トラップされたI/Oアクセス要求の発行元である仮想マシンに割り当てられたVGAカード83のIDを取得する(図9のステップS41;図10の矢印A31参照)。この後、ハイパーバイザ12によりPCIブリッジ設定部12Bが呼び出されて起動される(図10の矢印A32参照)。
仮想マシンVM1〜VM4のうちの一つからVGAカード83へのI/Oアクセス要求に応じて対応表22が参照・更新されている間に、別の仮想マシンからVGAカード83へのI/Oアクセス要求が発生する可能性がある。この場合、対応表22の参照・更新処理が同時に行なわれると、対応表22の整合が取れなくなる。このため、PCIブリッジ設定部12Bによる設定処理に際しては、対応表22の排他制御が必要になる。
最初に、PCIブリッジ設定部12Bは、メモリ20上のミューテック変数23の値を確認する(図9のステップS42)。ミューテックス変数23の値が“1”の場合(図9のステップS42のYESルート)、対応表22は、今回のアクセスよりも先行する、別の仮想マシンからのアクセスに応じた処理に用いられている。このため、PCIブリッジ設定部12Bは、ミューテックス変数23の値が“0”になるまで、今回のアクセスを待機させる。
対応表22に対する処理(図9のステップS44〜S50;図10の矢印A35〜A41参照)を終え、さらにVGAカード83へのI/Oアクセスを完了すると(図9のステップS51;図10の矢印A42参照)、PCIブリッジ設定部12Bはロックを解放する。つまり、PCIブリッジ設定部12Bは、ミューテックス変数23の値を“1”から“0”に戻してロックを解除する(図9のステップS52:図10の矢印A43参照)。これにより、今まで待機していた別の仮想マシンがミューテックスを取得し、対応表22を使用することが可能になる。
まず、仮想マシンVM1がVGAカード#1に対するI/Oアクセス要求を行ない(ステップS61)、当該I/Oアクセス要求がハイパーバイザ12によりトラップされると(ステップS62)、PCIブリッジ設定部12Bは当該I/Oアクセスについてロックを取得する(ステップS63;図9のステップS42,S43)。そして、PCIブリッジ設定部12BによりPCIブリッジ設定処理が行なわれ(ステップS64;図9のステップS44〜S50)、VGAカード#1に対するアクセスが行なわれると(ステップS65;図9のステップS51)、PCIブリッジ設定部12Bはロックを解放する(ステップS66;図9のステップS52)。この後、VGAカード#1に対するアクセス結果が仮想マシンVM1によって取得される(ステップS67;図4のステップS19)。
さて、PCIブリッジ設定部12Bは、対応表22のVGAカード83のIDを順に確認し、対応表22において、ステップS41で取得されたアクセス対象のVGAカード83のIDと一致する行を特定する。ここで特定された行から、CPU10からアクセス対象のVGAカード83までの経路の通過の可否を示す許可ビットの値(通過設定情報)が取得されるとともに、当該行に登録されているブリッジが設定対象ブリッジとして取得される(図9のステップS44;図10の矢印A34参照)。
PCIブリッジ設定部12Bは、対応表22から取得された、アクセス対象のVGAカード83のIDに対応する許可ビットの値が“1”であるか否かを判定する(図9のステップS45)。
アクセス対象のVGAカード83のIDに対応する許可ビットが“1”の場合(ステップS45のYESルート)、PCIブリッジ設定部12Bは、対応表22の許可ビットや各ブリッジ71のVGA許可ビット71Bの更新を行なうことなく、今回のアクセス対象のVGAカード83に対するI/Oアクセスを実行させる(図9のステップS51)。
アクセス対象のVGAカード83のIDに対応する許可ビットが“0”の場合(図9のステップS45のNOルート)、CPU10からアクセス対象のVGAカード83に到る経路上のブリッジ71は、I/Oアクセス要求を下流のバスに転送しない。このままでは、I/Oアクセス要求がアクセス対象のVGAカード83に届かない。このため、CPU10からアクセス対象のVGAカード83に到る経路上のブリッジ71におけるVGA許可ビットには“1”を設定するとともに、それ以外のブリッジ71におけるVGA許可ビットには“0”を設定する必要がある。そこで、PCIブリッジ設定部12Bは、ブリッジ71および対応表22に対し、以下の処理を行なう。
次に、図12に示すフローチャート(ステップS81〜S84)に従って、コンピュータシステム1の仮想マシンVM1〜VM4がPCIブリッジ71のVGA許可ビット71Bの参照要求を行なった際の処理について説明する。
上述した本実施形態のコンピュータシステム1によれば、ハイパーバイザ12が、各仮想マシンからのI/Oアクセス要求をトラップし、対応表22に基づきPCIブリッジ71のVGA許可ビット71Bの設定を変更する。つまり、各仮想マシンからのI/Oアクセス要求時に各ブリッジ71におけるVGA許可ビット71Bの再設定を行なう。
なお、仮想マシンのOS起動後は、VGAのフレームバッファへのアクセスやデバイス設定等のアクセスは基本的にMMIO方式でアクセスされる。MMIO方式でのアクセスではVGAごとに別々のアドレスが用いられるため、VGA許可ビット等の設定処理を行なう必要はなく、VGA許可ビットの設定処理のオーバーヘッドはなくなる。
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
なお、上述した実施形態では、図2,図3,図6,図8および図10に示す具体例に基づき詳細な説明を行なったが、本発明は、図2,図3,図6,図8および図10に示す具体例に限定されるものではない。
10 CPU(プロセッサ)
11 BIOS
12 ハイパーバイザ
12A PCIデバイス/ブリッジ対応表作成部
12B PCIブリッジ設定部
20 メモリ
21 仮想マシン構成情報
22 PCIデバイス/ブリッジ対応表(テーブル)
23 ミューテックス変数
30 ストレージ
31 仮想ストレージ
40 NVRAM
50 チップセット
51 ホストブリッジ
52 SATAコントローラ
60 PCIバス
70 スイッチ
71,71−1〜71−5 PCIブリッジ(ブリッジ)
71A コンフィグレーションレジスタ
71B VGA許可ビット
80 スロット
81 SASカード(PCIデバイス)
82 RAIDカード(PCIデバイス)
83,83−1〜83−4 VGAカード(デバイス,PCIデバイス)
90 ストレージ
VM1〜VM4 仮想マシン
〔9〕付記
以上の各実施形態を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
複数の仮想マシンを構築するプロセッサと、
同一のI/Oアドレスを割り当てられた複数のデバイスと、
前記プロセッサと前記複数のデバイスとを接続する複数のブリッジと、を備え、
前記プロセッサは、
前記プロセッサから各デバイスまでの各経路上における前記ブリッジの識別情報と前記各経路の通過の可否を示す通過設定情報とを管理するテーブルを作成し、
前記複数の仮想マシンのうちの一の仮想マシンから当該一の仮想マシンに割り当てられた前記複数のデバイスのうちの一のデバイスに対する一のアクセスを検知すると、前記テーブルを参照し、前記プロセッサから当該一のデバイスまでの前記経路の通過を許可するように前記テーブルの前記通過設定情報と前記経路上の前記ブリッジの状態とを設定し、前記一のアクセスを行なうことを特徴とする情報処理装置。
(付記2)
前記プロセッサは、
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を拒否する状態である場合、当該経路以外の経路の前記通過設定情報と当該経路以外の経路上の前記ブリッジの状態とを、通過を拒否する状態に設定するとともに、当該経路の前記通過設定情報と当該経路上の前記ブリッジの状態とを、通過を許可する状態に設定し、前記一のアクセスを行なうことを特徴とする、付記1記載の情報処理装置。
(付記3)
前記プロセッサは、
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を許可する状態である場合、前記一のアクセスを行なうことを特徴とする、付記1または付記2記載の情報処理装置。
(付記4)
前記プロセッサは、
前記一のアクセスを検知してから同アクセスの実行を完了するまでの間に他の仮想マシンから他のデバイスに対する他のアクセスを検知した場合、前記一のアクセスの実行を完了するまで、前記他のアクセスについての処理を待機させることを特徴とする、付記1〜付記3のいずれか一項記載の情報処理装置。
(付記5)
前記プロセッサは、
各仮想マシンが各ブリッジの状態を参照した場合、通過を許可する状態、もしくは、予め設定された状態を、各仮想マシンに返信することを特徴とする、付記1〜付記4のいずれか一項記載の情報処理装置。
(付記6)
複数の仮想マシンを構築するプロセッサと、同一のI/Oアドレスを割り当てられた複数のデバイスと、前記プロセッサと前記複数のデバイスとを接続する複数のブリッジと、を備えた、情報処理装置の制御方法であって、
前記プロセッサから各デバイスまでの各経路上における前記ブリッジの識別情報と前記各経路の通過の可否を示す通過設定情報とを管理するテーブルを作成し、
前記複数の仮想マシンのうちの一の仮想マシンから当該一の仮想マシンに割り当てられた前記複数のデバイスのうちの一のデバイスに対する一のアクセスを検知すると、前記テーブルを参照し、前記プロセッサから当該一のデバイスまでの前記経路の通過を許可するように前記テーブルの前記通過設定情報と前記経路上の前記ブリッジの状態とを設定し、前記一のアクセスを行なうことを特徴とする情報処理装置の制御方法。
(付記7)
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を拒否する状態である場合、当該経路以外の経路の前記通過設定情報と当該経路以外の経路上の前記ブリッジの状態とを、通過を拒否する状態に設定するとともに、当該経路の前記通過設定情報と当該経路上の前記ブリッジの状態とを、通過を許可する状態に設定し、前記一のアクセスを行なうことを特徴とする、付記6記載の情報処理装置の制御方法。
(付記8)
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を許可する状態である場合、前記一のアクセスを行なうことを特徴とする、付記6または付記7記載の情報処理装置の制御方法。
(付記9)
前記一のアクセスを検知してから同アクセスの実行を完了するまでの間に他の仮想マシンから他のデバイスに対する他のアクセスを検知した場合、前記一のアクセスの実行を完了するまで、前記他のアクセスについての処理を待機させることを特徴とする、付記6〜付記8のいずれか一項記載の情報処理装置の制御方法。
(付記10)
各仮想マシンが各ブリッジの状態を参照した場合、通過を許可する状態、もしくは、予め設定された状態を、各仮想マシンに返信することを特徴とする、付記6〜付記9のいずれか一項記載の情報処理装置の制御方法。
(付記11)
複数の仮想マシンを構築するプロセッサと、同一のI/Oアドレスを割り当てられた複数のデバイスと、前記プロセッサと前記複数のデバイスとを接続する複数のブリッジと、を備えた、情報処理装置の制御を、前記プロセッサに実行させるプログラムであって、
前記プロセッサから各デバイスまでの各経路上における前記ブリッジの識別情報と前記各経路の通過の可否を示す通過設定情報とを管理するテーブルを作成し、
前記複数の仮想マシンのうちの一の仮想マシンから当該一の仮想マシンに割り当てられた前記複数のデバイスのうちの一のデバイスに対する一のアクセスを検知すると、前記テーブルを参照し、前記プロセッサから当該一のデバイスまでの前記経路の通過を許可するように前記テーブルの前記通過設定情報と前記経路上の前記ブリッジの状態とを設定し、前記一のアクセスを行なう、
処理を、前記プロセッサに実行させることを特徴とする、制御プログラム。
(付記12)
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を拒否する状態である場合、当該経路以外の経路の前記通過設定情報と当該経路以外の経路上の前記ブリッジの状態とを、通過を拒否する状態に設定するとともに、当該経路の前記通過設定情報と当該経路上の前記ブリッジの状態とを、通過を許可する状態に設定し、前記一のアクセスを行なう、
処理を、前記プロセッサに実行させることを特徴とする、付記11記載の制御プログラム。
(付記13)
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を許可する状態である場合、前記一のアクセスを行なう、
処理を、前記プロセッサに実行させることを特徴とする、付記11または付記12記載の制御プログラム。
(付記14)
前記一のアクセスを検知してから同アクセスの実行を完了するまでの間に他の仮想マシンから他のデバイスに対する他のアクセスを検知した場合、前記一のアクセスの実行を完了するまで、前記他のアクセスについての処理を待機させる、
処理を、前記プロセッサに実行させることを特徴とする、付記11〜付記13のいずれか一項記載の制御プログラム。
(付記15)
各仮想マシンが各ブリッジの状態を参照した場合、通過を許可する状態、もしくは、予め設定された状態を、各仮想マシンに返信する、
処理を、前記プロセッサに実行させることを特徴とする、付記項11〜付記14のいずれか一項記載の制御プログラム。
Claims (15)
- 複数の仮想マシンを構築するプロセッサと、
同一のI/Oアドレスを割り当てられた複数のデバイスと、
前記プロセッサと前記複数のデバイスとを接続する複数のブリッジと、を備え、
前記プロセッサは、
前記プロセッサから各デバイスまでの各経路上における前記ブリッジの識別情報と前記各経路の通過の可否を示す通過設定情報とを管理するテーブルを作成し、
前記複数の仮想マシンのうちの一の仮想マシンから当該一の仮想マシンに割り当てられた前記複数のデバイスのうちの一のデバイスに対する一のアクセスを検知すると、前記テーブルを参照し、前記プロセッサから当該一のデバイスまでの前記経路の通過を許可するように前記テーブルの前記通過設定情報と前記経路上の前記ブリッジの状態とを設定し、前記一のアクセスを行なうことを特徴とする情報処理装置。 - 前記プロセッサは、
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を拒否する状態である場合、当該経路以外の経路の前記通過設定情報と当該経路以外の経路上の前記ブリッジの状態とを、通過を拒否する状態に設定するとともに、当該経路の前記通過設定情報と当該経路上の前記ブリッジの状態とを、通過を許可する状態に設定し、前記一のアクセスを行なうことを特徴とする、請求項1記載の情報処理装置。 - 前記プロセッサは、
前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を許可する状態である場合、前記一のアクセスを行なうことを特徴とする、請求項1または請求項2記載の情報処理装置。 - 前記プロセッサは、
前記一のアクセスを検知してから同アクセスの実行を完了するまでの間に他の仮想マシンから他のデバイスに対する他のアクセスを検知した場合、前記一のアクセスの実行を完了するまで、前記他のアクセスについての処理を待機させることを特徴とする、請求項1〜請求項3のいずれか一項記載の情報処理装置。 - 前記プロセッサは、
各仮想マシンが各ブリッジの状態を参照した場合、通過を許可する状態、もしくは、予め設定された状態を、各仮想マシンに返信することを特徴とする、請求項1〜請求項4のいずれか一項記載の情報処理装置。 - 複数の仮想マシンを構築するプロセッサと、同一のI/Oアドレスを割り当てられた複数のデバイスと、前記プロセッサと前記複数のデバイスとを接続する複数のブリッジと、を備えた、情報処理装置の制御方法であって、
前記プロセッサから各デバイスまでの各経路上における前記ブリッジの識別情報と前記各経路の通過の可否を示す通過設定情報とを管理するテーブルを作成し、
前記複数の仮想マシンのうちの一の仮想マシンから当該一の仮想マシンに割り当てられた前記複数のデバイスのうちの一のデバイスに対する一のアクセスを検知すると、前記テーブルを参照し、前記プロセッサから当該一のデバイスまでの前記経路の通過を許可するように前記テーブルの前記通過設定情報と前記経路上の前記ブリッジの状態とを設定し、前記一のアクセスを行なうことを特徴とする情報処理装置の制御方法。 - 前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を拒否する状態である場合、当該経路以外の経路の前記通過設定情報と当該経路以外の経路上の前記ブリッジの状態とを、通過を拒否する状態に設定するとともに、当該経路の前記通過設定情報と当該経路上の前記ブリッジの状態とを、通過を許可する状態に設定し、前記一のアクセスを行なうことを特徴とする、請求項6記載の情報処理装置の制御方法。
- 前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を許可する状態である場合、前記一のアクセスを行なうことを特徴とする、請求項6または請求項7記載の情報処理装置の制御方法。
- 前記一のアクセスを検知してから同アクセスの実行を完了するまでの間に他の仮想マシンから他のデバイスに対する他のアクセスを検知した場合、前記一のアクセスの実行を完了するまで、前記他のアクセスについての処理を待機させることを特徴とする、請求項6〜請求項8のいずれか一項記載の情報処理装置の制御方法。
- 各仮想マシンが各ブリッジの状態を参照した場合、通過を許可する状態、もしくは、予め設定された状態を、各仮想マシンに返信することを特徴とする、請求項6〜請求項9のいずれか一項記載の情報処理装置の制御方法。
- 複数の仮想マシンを構築するプロセッサと、同一のI/Oアドレスを割り当てられた複数のデバイスと、前記プロセッサと前記複数のデバイスとを接続する複数のブリッジと、を備えた、情報処理装置の制御を、前記プロセッサに実行させるプログラムであって、
前記プロセッサから各デバイスまでの各経路上における前記ブリッジの識別情報と前記各経路の通過の可否を示す通過設定情報とを管理するテーブルを作成し、
前記複数の仮想マシンのうちの一の仮想マシンから当該一の仮想マシンに割り当てられた前記複数のデバイスのうちの一のデバイスに対する一のアクセスを検知すると、前記テーブルを参照し、前記プロセッサから当該一のデバイスまでの前記経路の通過を許可するように前記テーブルの前記通過設定情報と前記経路上の前記ブリッジの状態とを設定し、前記一のアクセスを行なう、
処理を、前記プロセッサに実行させることを特徴とする、制御プログラム。 - 前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を拒否する状態である場合、当該経路以外の経路の前記通過設定情報と当該経路以外の経路上の前記ブリッジの状態とを、通過を拒否する状態に設定するとともに、当該経路の前記通過設定情報と当該経路上の前記ブリッジの状態とを、通過を許可する状態に設定し、前記一のアクセスを行なう、
処理を、前記プロセッサに実行させることを特徴とする、請求項11記載の制御プログラム。 - 前記プロセッサから前記一のデバイスまでの前記経路の前記通過設定情報が当該経路の通過を許可する状態である場合、前記一のアクセスを行なう、
処理を、前記プロセッサに実行させることを特徴とする、請求項11または請求項12記載の制御プログラム。 - 前記一のアクセスを検知してから同アクセスの実行を完了するまでの間に他の仮想マシンから他のデバイスに対する他のアクセスを検知した場合、前記一のアクセスの実行を完了するまで、前記他のアクセスについての処理を待機させる、
処理を、前記プロセッサに実行させることを特徴とする、請求項11〜請求項13のいずれか一項記載の制御プログラム。 - 各仮想マシンが各ブリッジの状態を参照した場合、通過を許可する状態、もしくは、予め設定された状態を、各仮想マシンに返信する、
処理を、前記プロセッサに実行させることを特徴とする、請求項11〜請求項14のいずれか一項記載の制御プログラム。
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