JPWO2013065493A1 - Impact detection / recording device - Google Patents

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Abstract

電源が不要な衝撃検知・記録装置であって、1回の衝撃を検出し、該1回の衝撃を記録し、保持し得る衝撃検知・記録装置を提供する。衝撃のエネルギーを電気エネルギーに変換し、出力する圧電素子2と、圧電素子2に接続されており、一方主面及び一方主面に対向する他方主面を有する強誘電体4と、強誘電体4の一方主面側に形成された第1の電極5と、強誘電体の他方主面側に形成された第2の電極8とを有する強誘電体メモリ3とを備え、強誘電体メモリ3が、強誘電体4の電子分極に由来する少なくとも第1及び第2の状態のいずれかを記録し得るものであり、強誘電体メモリ3の静電容量−電圧特性がヒステリシスを有し、静電容量−電圧特性のヒステリシス曲線において、電圧上昇時の曲線と、電圧降下時の曲線との間で容量の差が最も大きい電圧値を閾値電圧Vthとしたとき、Vth>0またはVth<0である衝撃検知・記録装置。Provided is an impact detection / recording device that does not require a power source, and can detect and store a single impact and can hold the single impact. A piezoelectric element 2 that converts impact energy into electric energy and outputs the output; a ferroelectric body 4 connected to the piezoelectric element 2 and having one main surface and the other main surface facing the one main surface; And a ferroelectric memory 3 having a first electrode 5 formed on one main surface side of 4 and a second electrode 8 formed on the other main surface side of the ferroelectric. 3 can record at least one of the first and second states derived from the electronic polarization of the ferroelectric 4, and the capacitance-voltage characteristic of the ferroelectric memory 3 has hysteresis, In the hysteresis curve of capacitance-voltage characteristics, Vth> 0 or Vth <0, where the threshold voltage Vth is the voltage value having the largest capacitance difference between the curve at the time of voltage rise and the curve at the time of voltage drop. Is an impact detection and recording device.

Description

本発明は、外部からの衝撃を検知し、記録することを可能とする衝撃検知・記録装置に関し、より詳細には、圧電素子と強誘電体メモリとを備えた衝撃検知・記録装置に関する。   The present invention relates to an impact detection / recording apparatus capable of detecting and recording an external impact, and more particularly to an impact detection / recording apparatus including a piezoelectric element and a ferroelectric memory.

従来、電子機器や車両などにおいて、衝撃を検知し、記録するために様々なセンサが提案されている。下記の特許文献1には、振動エネルギーを電気エネルギーに変換する電荷発生用圧電体と、発生した電荷により分極反転を繰り返す強誘電体メモリとを備える圧電振動エネルギーセンサが開示されている。衝撃等の振動が加わると、圧電体が電荷を発生する。この電荷により強誘電体メモリが分極反転する。多数の振動が繰り返し与えられた場合、分極反転が繰り返され、疲労により残留分極が低下する。残留分極の低下度合いにより、加えられた振動の回数を求めることができる。上記圧電体と強誘電体メモリとを備えるものであるため、無電源で加えられた振動の回数を測定することができる。   Conventionally, various sensors have been proposed for detecting and recording impacts in electronic devices and vehicles. Patent Document 1 below discloses a piezoelectric vibration energy sensor including a charge generating piezoelectric body that converts vibration energy into electric energy and a ferroelectric memory that repeats polarization inversion by the generated charge. When vibration such as impact is applied, the piezoelectric body generates electric charges. This charge reverses the polarization of the ferroelectric memory. When a large number of vibrations are repeatedly applied, the polarization inversion is repeated, and the residual polarization decreases due to fatigue. The number of applied vibrations can be determined from the degree of decrease in remanent polarization. Since the piezoelectric body and the ferroelectric memory are provided, the number of vibrations applied without a power source can be measured.

特開2004−61347JP 2004-61347 A

特許文献1に記載の圧電振動エネルギーセンサでは、無電源で、加えられた振動の回数を測定することができる。分極反転による疲労、すなわち残留分極の低下により振動の回数を長期間にわたり測定している。従って、特許文献1では、大きな衝撃が1回加わったとしても、該1回の衝撃を検知し、記録することはできない。   In the piezoelectric vibration energy sensor described in Patent Document 1, the number of applied vibrations can be measured with no power source. The number of vibrations is measured over a long period of time due to fatigue due to polarization reversal, that is, a decrease in residual polarization. Therefore, in Patent Document 1, even if a large impact is applied once, the single impact cannot be detected and recorded.

また、残留分極を利用しているため、非常に大きな振動エネルギーを電気的エネルギーに変換する大きな圧電素子が必要である。従って、小型化が困難である。   Further, since remanent polarization is used, a large piezoelectric element that converts very large vibration energy into electrical energy is required. Therefore, downsizing is difficult.

本発明の目的は、電源が不要な衝撃検知・記録装置であって、1回の衝撃を検出し、該1回の衝撃を記録し、保持し得る衝撃検知・記録装置を提供することにある。   An object of the present invention is to provide an impact detection / recording device that does not require a power source, and can detect and record a single impact and hold it. .

本発明に係る衝撃検知・記録装置は、衝撃のエネルギーを電気エネルギーに変換し、出力する圧電素子と、前記圧電素子に接続されており、一方主面及び前記一方主面に対向する他方主面を有する強誘電体と、前記強誘電体の一方主面側に形成された第1の電極と、前記強誘電体の他方主面側に形成された第2の電極とを有する強誘電体メモリとを備える。本発明では、前記強誘電体メモリが、強誘電体の電子分極に由来する少なくとも第1及び第2の状態のいずれかを記録し得るものである。強誘電体メモリの静電容量−電圧特性はヒステリシスを有する。この静電容量−電圧特性のヒステリシス曲線において、電圧上昇時の曲線と、電圧降下時の曲線との間で容量の差が最も大きい電圧値を閾値電圧Vthとしたとき、Vth>0またはVth<0とされている。   An impact detection / recording apparatus according to the present invention converts an impact energy into electrical energy and outputs the piezoelectric element, and is connected to the piezoelectric element and has one main surface and the other main surface facing the one main surface. A ferroelectric memory, a first electrode formed on one main surface side of the ferroelectric, and a second electrode formed on the other main surface side of the ferroelectric With. In the present invention, the ferroelectric memory can record at least one of the first and second states derived from the electronic polarization of the ferroelectric. The capacitance-voltage characteristic of the ferroelectric memory has hysteresis. In this hysteresis curve of capacitance-voltage characteristics, when the voltage value having the largest capacitance difference between the curve at the time of voltage rise and the curve at the time of voltage drop is defined as the threshold voltage Vth, Vth> 0 or Vth < 0.

第1,第2の電極がそれぞれ強誘電体の一方主面側、他方主面側に形成されているとは、各電極が強誘電体上に直接形成されていることに限定されるものではなく、実施形態のように半導体やバッファ層を介していてもよい。   The fact that the first and second electrodes are respectively formed on the one main surface side and the other main surface side of the ferroelectric is not limited to that each electrode is formed directly on the ferroelectric. Instead, it may be via a semiconductor or a buffer layer as in the embodiment.

本発明に係る衝撃検知・記録装置のある特定の局面では、前記強誘電体メモリを第1の状態から第2の状態に反転させるのに必要な反転電圧をV、第2の状態から第1の状態に反転させるための反転電圧をVとしたときに、V<0<VまたはV>0>Vである。この場合には、時間とともに分極状態が反転して記録され、情報が消えるおそれがない。In a specific aspect of the impact detection / recording apparatus according to the present invention, an inversion voltage required to invert the ferroelectric memory from the first state to the second state is V 0 , and the second state is the second state. the inversion voltage for inverting the first state when the V 1, V 0 <0 < V 1 or V 0>0> is V 1. In this case, the polarization state is reversed and recorded with time, and there is no possibility that information is lost.

本発明に係る衝撃検知・記録装置の他の特定の局面では、前記強誘電体メモリの閾値電圧Vthの絶対値が、0.5V〜3Vの範囲にある。この範囲内であれば、閾値電圧を0Vから容易にシフトさせて衝撃を検知・記録することができるとともに、圧電素子で発生する電荷により衝撃をより確実に記録することができる。   In another specific aspect of the impact detection / recording apparatus according to the present invention, an absolute value of the threshold voltage Vth of the ferroelectric memory is in a range of 0.5V to 3V. Within this range, the threshold voltage can be easily shifted from 0V to detect and record the impact, and the impact can be more reliably recorded by the charge generated by the piezoelectric element.

本発明に係る衝撃検知・記録装置にさらに他の特定の局面では、前記強誘電体メモリが、前記強誘電体とを第2の電極との間に積層された半導体層をさらに有する。この場合には、強誘電体と半導体層との接合によりダイオード構造が形成される。従って、上記ダイオード構造を構成している材料の選択により、閾値電圧Vthを0から容易にシフトさせることができる。   In still another specific aspect of the impact detection / recording apparatus according to the present invention, the ferroelectric memory further includes a semiconductor layer in which the ferroelectric is stacked between a second electrode. In this case, a diode structure is formed by joining the ferroelectric and the semiconductor layer. Therefore, the threshold voltage Vth can be easily shifted from 0 by selecting the material constituting the diode structure.

本発明に係る衝撃検知・記録装置のさらに別の特定の局面では、前記半導体層と前記強誘電体との間にバッファ層が設けられている。この場合には、バッファ層の材料及び厚み等を選択することにより閾値電圧Vthの値を容易に制御することができる。   In still another specific aspect of the impact detection / recording apparatus according to the present invention, a buffer layer is provided between the semiconductor layer and the ferroelectric substance. In this case, the value of the threshold voltage Vth can be easily controlled by selecting the material and thickness of the buffer layer.

本発明に係る衝撃検知・記録装置によれば、強誘電体メモリにおける上記閾値電圧Vthが0Vからシフトしているため、第1の状態から第2の状態に反転させるのに必要な反転電圧Vと、第2の状態から第1の状態に反転させるのに必要な反転電圧Vの絶対値が異なることとなる。そのため、V>VまたはV>Vである場合に、初期状態を第1の状態または第2の状態とし、衝撃が加わったときに第2の状態または第1の状態にスイッチングさせることにより、1回の衝撃を確実に記録し保持することができる。According to the impact detection / recording apparatus of the present invention, since the threshold voltage Vth in the ferroelectric memory is shifted from 0V, the inversion voltage V necessary for inversion from the first state to the second state. The absolute value of the inversion voltage V 1 necessary for inversion from 0 to the first state is different from 0. Therefore, when V 0 > V 1 or V 1 > V 0 , the initial state is set to the first state or the second state, and when an impact is applied, the state is switched to the second state or the first state. Thus, a single impact can be reliably recorded and held.

よって、本発明によれば、無電源で1回の衝撃を検出し、かつ確実に強誘電体メモリにおいて記録し保持することができる。   Therefore, according to the present invention, it is possible to detect a single impact with no power source and to reliably record and hold the ferroelectric memory.

図1は、本発明の第1の実施形態に係る衝撃検知・記録装置に用いられる強誘電体メモリを示す正面図である。FIG. 1 is a front view showing a ferroelectric memory used in the impact detection / recording apparatus according to the first embodiment of the present invention. 図2は、本発明の第1の実施形態に係る衝撃検知・記録装置の回路図である。FIG. 2 is a circuit diagram of the impact detection / recording apparatus according to the first embodiment of the present invention. 図3は、本発明の第1の実施形態で用いられる強誘電体メモリの静電容量−電圧特性を示す図である。FIG. 3 is a diagram showing capacitance-voltage characteristics of the ferroelectric memory used in the first embodiment of the present invention. 図4は、本発明の第1の実施形態で作製した強誘電体枠のX線回折プロファィルを示す図である。FIG. 4 is a diagram showing an X-ray diffraction profile of the ferroelectric frame manufactured in the first embodiment of the present invention. 図5は、本発明の第1の実施形態の衝撃検知・記録装置で用いられる強誘電体メモリのメモリ動作を説明するための図である。FIG. 5 is a diagram for explaining the memory operation of the ferroelectric memory used in the impact detection / recording apparatus according to the first embodiment of the present invention. 図6は、本発明の第1の実施形態に係る衝撃検知・記録装置における閾値電圧Vth及び第1,第2の反転電圧を説明するための図である。FIG. 6 is a diagram for explaining the threshold voltage Vth and the first and second inversion voltages in the impact detection / recording apparatus according to the first embodiment of the present invention. 図7は、閾値電圧Vが0Vに位置している比較例の強誘電体メモリの静電容量−電圧特性を示す図である。FIG. 7 is a diagram showing the capacitance-voltage characteristics of the ferroelectric memory of the comparative example in which the threshold voltage V is located at 0V. 図8は、本発明の第1の実施形態の衝撃検知・記録装置を評価するための回路構成を示す模式図である。FIG. 8 is a schematic diagram showing a circuit configuration for evaluating the impact detection / recording apparatus according to the first embodiment of the present invention. 図9は、本発明の第1の実施形態の衝撃検知・記録装置の降下を測定するための衝撃生成治具を説明するための模式図である。FIG. 9 is a schematic diagram for explaining an impact generation jig for measuring the descent of the impact detection / recording apparatus according to the first embodiment of the present invention. 図10は、本発明の第1の実施形態の衝撃検知・記録装置の実験例における衝撃記録結果を示す図である。FIG. 10 is a diagram showing impact recording results in an experimental example of the impact detection / recording apparatus according to the first embodiment of the present invention. 図11は、本発明の第1の比較例の衝撃検知・記録装置の実験例における衝撃記録結果を示す図である。FIG. 11 is a diagram showing an impact recording result in an experimental example of the impact detection / recording apparatus of the first comparative example of the present invention. 図12は、比較例としての試料番号2の強誘電体メモリを用いた場合の衝撃記録特性を示す図である。FIG. 12 is a diagram showing impact recording characteristics when a ferroelectric memory of sample number 2 as a comparative example is used. 図13は、比較例としての試料番号2の強誘電体メモリを用いた場合の衝撃記録特性を示す図である。FIG. 13 is a diagram showing impact recording characteristics when a ferroelectric memory of Sample No. 2 as a comparative example is used.

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。   Hereinafter, the present invention will be clarified by describing specific embodiments of the present invention with reference to the drawings.

図2は、本発明の第1の実施形態に係る衝撃検知・記録装置の概略構成図である。衝撃検知・記録装置1は、圧電素子2と強誘電体メモリ3とを備える。圧電素子2は、加えられた衝撃のエネルギーを電気エネルギーに変換し、出力する。このような圧電素子としては、従来より周知の衝撃センサとして用いられている様々な圧電素子が挙げられる。例えば、バイモルフ型圧電素子や、ユニモルフ型圧電素子等を挙げることができる。   FIG. 2 is a schematic configuration diagram of the impact detection / recording apparatus according to the first embodiment of the present invention. The impact detection / recording apparatus 1 includes a piezoelectric element 2 and a ferroelectric memory 3. The piezoelectric element 2 converts the applied impact energy into electrical energy and outputs it. Examples of such piezoelectric elements include various piezoelectric elements that have been used as well-known impact sensors. For example, a bimorph type piezoelectric element, a unimorph type piezoelectric element, etc. can be mentioned.

本実施形態の衝撃検知・記録装置1は、圧電素子2に並列に接続されている強誘電体メモリ3を備える。強誘電体メモリ3は、圧電素子2から与えられる電気エネルギーに基づき、1回の衝撃を記録し、保持する。この強誘電体メモリ3の構造を図1を参照して説明する。   The impact detection / recording apparatus 1 of this embodiment includes a ferroelectric memory 3 connected in parallel to a piezoelectric element 2. The ferroelectric memory 3 records and holds a single impact based on the electric energy applied from the piezoelectric element 2. The structure of the ferroelectric memory 3 will be described with reference to FIG.

図1は、本実施形態で用いられている強誘電体メモリ3の正面図である。強誘電体メモリ3は、強誘電体層として強誘電体薄膜4を有する。強誘電体薄膜4を構成する強誘電体材料は特に限定されない。例えばSrBiTa、Pb(Zr,Ti)O、(Bi,La)Ti12、BiFeOなどを挙げることができる。本実施形態では、強誘電体薄膜4は、SrBiTaからなる。FIG. 1 is a front view of a ferroelectric memory 3 used in this embodiment. The ferroelectric memory 3 has a ferroelectric thin film 4 as a ferroelectric layer. The ferroelectric material constituting the ferroelectric thin film 4 is not particularly limited. For example, SrBi 2 Ta 2 O 9 , Pb (Zr, Ti) O 3 , (Bi, La) 4 Ti 3 O 12 , BiFeO 3 and the like can be mentioned. In the present embodiment, the ferroelectric thin film 4 is made of SrBi 2 Ta 2 O 9 .

強誘電体薄膜4の一方主面上に第1の電極5が形成されている。また、強誘電体薄膜4の他方主面は、半導体基板6の上面にバッファ層7を介して積層されている。半導体基板6は強誘電体薄膜4とダイオード接合を果し得る適宜の半導体からなる。本実施形態では、半導体基板6は、Siからなる。   A first electrode 5 is formed on one main surface of the ferroelectric thin film 4. The other main surface of the ferroelectric thin film 4 is laminated on the upper surface of the semiconductor substrate 6 with a buffer layer 7 interposed therebetween. The semiconductor substrate 6 is made of an appropriate semiconductor that can form a diode junction with the ferroelectric thin film 4. In the present embodiment, the semiconductor substrate 6 is made of Si.

バッファ層7は、強誘電体薄膜4と半導体基板6との間の相互拡散による劣化を抑制するために設けられている。バッファ層7を構成する材料は、特に限定されず、HfO、Al、ZrO、CeO、LaAlOまたはLaなどがあげられる。本実施形態では、バッファ層7は、HfO(ただしxは約2)からなる。バッファ層7を構成する材料については、強誘電体薄膜4を構成する強誘電体材料、半導体基板6を構成する半導体材料等に応じて適宜選択すればよい。また、バッファ層7の材料を選択することにより、後述の閾値電圧を制御することも可能である。The buffer layer 7 is provided in order to suppress deterioration due to mutual diffusion between the ferroelectric thin film 4 and the semiconductor substrate 6. The material constituting the buffer layer 7 is not particularly limited, HfO x, Al 2 O 3 , etc. ZrO 2, CeO 2, LaAlO 3, or La 2 O 3 and the like. In the present embodiment, the buffer layer 7 is made of HfO x (where x is about 2). What is necessary is just to select suitably the material which comprises the buffer layer 7 according to the ferroelectric material which comprises the ferroelectric thin film 4, the semiconductor material which comprises the semiconductor substrate 6, etc. FIG. In addition, the threshold voltage described later can be controlled by selecting the material of the buffer layer 7.

複数の材料からなるバッファ層を積層したり、複数の材料の固溶体を使用したりして、それによって閾値電圧Vthを適切な値としてもよい。   The threshold voltage Vth may be set to an appropriate value by stacking buffer layers made of a plurality of materials or using a solid solution of a plurality of materials.

半導体基板6の下面すなわち強誘電体薄膜4の他方主面側には、第2の電極8が形成されている。従って、強誘電体薄膜4は、第1の電極5と第2の電極8とに挟まれている。   A second electrode 8 is formed on the lower surface of the semiconductor substrate 6, that is, on the other main surface side of the ferroelectric thin film 4. Therefore, the ferroelectric thin film 4 is sandwiched between the first electrode 5 and the second electrode 8.

本実施形態では、第1の電極5及び第2の電極8は、強誘電体薄膜4を介して対向する位置に形成されているが、強誘電体薄膜4の一方主面と他方主面との間に電圧を印加できるのであれば、互いに対向させる位置に形成する必要は必ずしもない。   In the present embodiment, the first electrode 5 and the second electrode 8 are formed at positions facing each other with the ferroelectric thin film 4 therebetween, but one main surface and the other main surface of the ferroelectric thin film 4 If a voltage can be applied between them, it is not always necessary to form them at positions facing each other.

第1の電極5と第2の電極8とは適宜の金属材料により形成することができる。本実施形態では、第1の電極5及び第2の電極8は、Ptからなる。もっとも、Pt以外に、Au、Ag、Al、Pd、Ir、Cuなどの適宜の金属もしくは合金、またはSrRuO、PtO(ただしxは1〜3の整数)、IrO、PdOなどの酸化物を用いることができる。The first electrode 5 and the second electrode 8 can be formed of an appropriate metal material. In the present embodiment, the first electrode 5 and the second electrode 8 are made of Pt. However, in addition to Pt, an appropriate metal or alloy such as Au, Ag, Al, Pd, Ir, or Cu, or an oxide such as SrRuO 3 , PtO x (where x is an integer of 1 to 3), IrO 2 , and PdO. Can be used.

なお、第1,第2の電極5,8の材料を調整することによって、後述の閾値電圧Vthを調整することも可能である。また、本実施形態では、第1の電極5と第2の電極8とは強誘電体薄膜4、バッファ層7及び半導体基板6を介して対向するように配置されているが、第1,第2の電極5,8の強誘電体薄膜4介して対向する形態はこれに限定されるものではない。   It is also possible to adjust a threshold voltage Vth described later by adjusting the materials of the first and second electrodes 5 and 8. In the present embodiment, the first electrode 5 and the second electrode 8 are disposed so as to face each other with the ferroelectric thin film 4, the buffer layer 7 and the semiconductor substrate 6 therebetween. The form of the two electrodes 5 and 8 facing each other via the ferroelectric thin film 4 is not limited to this.

もっとも、本実施形態の衝撃検知・記録装置1では、強誘電体メモリ3が圧電素子2から与えられる電気エネルギーに基づき、衝撃を記録し、保持する必要がある。従って、以下に述べるように、閾値電圧Vthが0Vからシフトされている。すなわちVth>0またはVth<0であり、それによって1回の衝撃を記録し、保持することができる。よって、上記強誘電体薄膜4は、バッファ層7を介して半導体基板6に接合されていたり、強誘電体薄膜4が直接半導体基板6に積層されたりして、上記ダイオード接合を有していることが望ましい。それによって、閾値電圧Vthを0Vから容易にシフトさせることができる。   However, in the impact detection / recording apparatus 1 of the present embodiment, it is necessary for the ferroelectric memory 3 to record and hold the impact based on the electrical energy applied from the piezoelectric element 2. Therefore, as described below, the threshold voltage Vth is shifted from 0V. That is, Vth> 0 or Vth <0, whereby a single impact can be recorded and held. Therefore, the ferroelectric thin film 4 is bonded to the semiconductor substrate 6 via the buffer layer 7, or the ferroelectric thin film 4 is directly stacked on the semiconductor substrate 6 to have the diode junction. It is desirable. Thereby, the threshold voltage Vth can be easily shifted from 0V.

次に、上記強誘電体メモリ3の動作を図3、図5及び図6を参照して説明する。   Next, the operation of the ferroelectric memory 3 will be described with reference to FIG. 3, FIG. 5 and FIG.

図3は、上記強誘電体メモリ3の静電容量−電圧特性を示す図である。図示のように、静電容量−電圧特性曲線はヒステリシスを有する。すなわち電圧上昇時の曲線と、電圧降下時の曲線とが一致しておらず、ずれている。   FIG. 3 is a diagram showing the capacitance-voltage characteristics of the ferroelectric memory 3. As illustrated, the capacitance-voltage characteristic curve has hysteresis. That is, the curve at the time of voltage rise and the curve at the time of voltage drop are not coincident and are shifted.

本実施形態では、図6に示すように、閾値電圧Vthが約1.2VでありVth>0Vとされている。ここで閾値電圧Vthとは、静電容量−電圧特性のヒステリシスにおいて、電圧上昇時の曲線と、電圧降下時の曲線との間で、容量の差が最も大きくなる電圧値をいうものとする。   In the present embodiment, as shown in FIG. 6, the threshold voltage Vth is about 1.2V, and Vth> 0V. Here, the threshold voltage Vth refers to a voltage value at which the difference in capacitance is greatest between the curve at the time of voltage rise and the curve at the time of voltage drop in the hysteresis of the capacitance-voltage characteristic.

また、電圧上昇時の曲線と、電圧降下時の曲線との間で同じ静電容量値で印加電圧の差がもっとも大きい部分での該印加電圧をメモリウィンドとする。図6では、このメモリウィンドの大きさは0.6Vである。   Further, the applied voltage at the portion where the difference in applied voltage is the same with the same capacitance value between the curve at the time of voltage rise and the curve at the time of voltage drop is defined as a memory window. In FIG. 6, the size of this memory window is 0.6V.

図3及び図6に示したように、上記強誘電体メモリ3の静電容量−電圧特性において、印加電圧が−3V〜−4V付近で静電容量が150pF程度と高くなり、印加電圧が+2V〜4V程度となった場合、静電容量は14pF程度と低くなっていることがわかる。この静電容量−電圧特性を利用して、第1の状態すなわち「0」の状態と、第2の状態「1」の状態とを区別することができる。「0」の状態は、強誘電体薄膜4の電子分極が第1の電極側に向いている場合であり、「1」の状態は、電子分極方向が半導体基板6側に向いている状態に対応している。なお、使用する半導体基板の極性によって、上記向きは変化しないが、静電容量−電圧特性の極性は逆転する。強誘電体メモリ3では、電圧を印加することにより分極反転を引き起こさせることができる。すなわち、電圧を印加することにより第1の状態である「0」の状態または第2の状態すなわち「1」の状態や、強誘電体の電子分極が完全に「0」、「1」の状態にならず、大部分が「0」、「1」の状態になっている中間の状態とすることができる。第1の状態すなわち「0」の状態にするための電圧を反転電圧Vとし、「1」の状態にスイッチングさせるための電圧を反転電圧Vとする。強誘電体メモリでは、一般に、前述したヒステリシスを有する場合、VとVとは、閾値電圧Vthに対して対称な位置に存在する。As shown in FIGS. 3 and 6, in the capacitance-voltage characteristics of the ferroelectric memory 3, the capacitance increases to about 150 pF when the applied voltage is around −3 V to −4 V, and the applied voltage is +2 V. When it is about ˜4 V, it can be seen that the capacitance is as low as about 14 pF. Using this capacitance-voltage characteristic, the first state, that is, the “0” state, and the second state “1” can be distinguished. The “0” state is a case where the electronic polarization of the ferroelectric thin film 4 is directed to the first electrode side, and the “1” state is a state where the electronic polarization direction is directed to the semiconductor substrate 6 side. It corresponds. The direction does not change depending on the polarity of the semiconductor substrate to be used, but the polarity of the capacitance-voltage characteristic is reversed. In the ferroelectric memory 3, polarization inversion can be caused by applying a voltage. That is, when a voltage is applied, the first state is “0” or the second state, ie, “1”, or the electronic polarization of the ferroelectric is completely “0” or “1”. In other words, an intermediate state in which most of the states are “0” and “1” can be obtained. The voltage for switching to the first state, that is, the state of “0” is the inverted voltage V 0, and the voltage for switching to the “1” state is the inverted voltage V 1 . In a ferroelectric memory, generally, when having the above-described hysteresis, V 0 and V 1 exist at positions symmetrical with respect to the threshold voltage Vth.

他方、本実施形態の強誘電体メモリ3では、閾値電圧Vthが0Vではなく、1.2Vにシフトしている。従って、Vが−1Vであり、Vは+4V程度とされている。すなわち、反転電圧Vと反転電圧Vの絶対値が異なっている。On the other hand, in the ferroelectric memory 3 of the present embodiment, the threshold voltage Vth is shifted to 1.2V instead of 0V. Therefore, V 0 is -1 V, V 1 is about + 4V. That is, the absolute values of the inversion voltage V 0 and the inversion voltage V 1 are different.

よって、本実施形態の強誘電体メモリ3では、反転電圧V及び反転電圧Vのうちその絶対値が高い「1」の状態を初期状態とするようにリセットしておく。「1」の状態のまま放置されても、メモリー特性を有するため、その状態は維持される。Therefore, in the ferroelectric memory 3 of the present embodiment, the reset voltage V 0 and the inverted voltage V 1 are reset so that the state of “1” having a high absolute value is set as the initial state. Even if it is left in the “1” state, it has a memory characteristic, so that state is maintained.

前述した圧電素子2に1回の衝撃が加わった場合には、衝撃によりエネルギーが電気エネルギーに変換される。そして、圧電素子2において電荷が発生し、該電荷に基づく出力が強誘電体メモリ3に印加される。この整流されていない電気エネルギーが、ダイオード接合構造を有する強誘電体メモリ3に入力されると、すなわち反転電圧Vまたは反転電圧Vに近い電圧が印加されると、強誘電体メモリ3が「1」の状態から「0」の状態または両状態の中間の状態に移行されることになる。この変化を、ダイオードの容量値、もしくは、ソース・ドレイン電極を追加してソース・ドレイン電流を検出することにより、上記衝撃の記録を確認することができる。When a single impact is applied to the piezoelectric element 2 described above, energy is converted into electrical energy by the impact. Then, electric charges are generated in the piezoelectric element 2 and an output based on the electric charges is applied to the ferroelectric memory 3. When this non-rectified electrical energy is input to the ferroelectric memory 3 having a diode junction structure, that is, when the reverse voltage V 0 or a voltage close to the reverse voltage V 0 is applied, the ferroelectric memory 3 The state is shifted from the “1” state to the “0” state or an intermediate state between the two states. This change can be confirmed by detecting the source / drain current by adding the capacitance value of the diode or the source / drain electrodes.

加えて、本実施形態の強誘電体メモリ3では、2回目以降の衝撃が加わったとしても、1回目の衝撃の記録は確実に保持される。すなわち、前述したように静電容量−電圧特性のヒステリシスにおいて、閾値電圧Vthが0から1.2Vにシフトされている。従って、「0」の状態と、「1」の状態の安定性が異なっている。より具体的には、「0」の状態にするには、絶対値の小さい電圧を印加すればよく、「1」の状態にするには、「0」にするよりも大きな電圧が必要である。言い換えれば、「1」の状態に戻すには、より大きな電圧が必要となる。   In addition, in the ferroelectric memory 3 of the present embodiment, even if the second and subsequent impacts are applied, the first impact recording is reliably maintained. That is, as described above, the threshold voltage Vth is shifted from 0 to 1.2 V in the hysteresis of the capacitance-voltage characteristics. Therefore, the stability of the “0” state and the “1” state are different. More specifically, a voltage having a small absolute value may be applied to make the state “0”, and a voltage larger than “0” is needed to make the state “1”. . In other words, a larger voltage is required to return to the “1” state.

他方、圧電素子で圧電効果により取り出し得る電圧は、この種の衝撃センサに用いられる圧電素子では、通常、約3V以下である。従って、「1」の状態にリセットされた後に、前述したように大きな衝撃が1回加わって、「0」の状態または両状態の中間状態にリセットされたとしても、圧電素子2からの電気エネルギーでは、「1」の状態にリセットできない大きな電圧が必要となる。よって、状態の大きな1回の衝撃が強誘電体メモリ3で記録された後に、複数の衝撃が複数回圧電素子2に加わったとしても、上述した1回の衝撃による記録が消去されない。   On the other hand, the voltage that can be extracted by the piezoelectric effect by the piezoelectric element is usually about 3 V or less in the piezoelectric element used for this type of impact sensor. Therefore, even after a large impact is applied once as described above after being reset to the “1” state, the electric energy from the piezoelectric element 2 is reset even if the state is reset to the “0” state or an intermediate state between the two states. Then, a large voltage that cannot be reset to the “1” state is required. Therefore, even if a large impact is recorded in the ferroelectric memory 3 and then a plurality of impacts are applied to the piezoelectric element 2 a plurality of times, the recording due to the one impact described above is not erased.

よって、本実施形態によれば、無電源で1回の衝撃を検知し、しかもその衝撃を記録し、保持することができる。また、多数の衝撃が後で加わったとしてもリセットされず、外部からリセット電圧を印加することなく、強誘電体メモリ3はリセットされない。よって、本実施形態によれば、例えば本実施形態の衝撃検知・記録装置が搭載されている電子機器などに故障を引き起こすような大きな衝撃か加わったことを記録し、保持させることができる。それによって、通常で考えられないような使用や事故による大きな衝撃が加わったことを確実に検出し、記録することができる。   Therefore, according to this embodiment, it is possible to detect a single impact with no power source, and to record and hold the impact. Further, even if a large number of impacts are applied later, it is not reset, and the ferroelectric memory 3 is not reset without applying a reset voltage from the outside. Therefore, according to the present embodiment, it is possible to record and hold that a large impact that causes a failure is applied to, for example, an electronic device in which the impact detection / recording apparatus of the present embodiment is mounted. As a result, it is possible to reliably detect and record the occurrence of a large impact caused by use or an accident that would normally not be considered.

なお、一般的な強誘電体メモリでは、「0」または「1」の状態、すなわち2値を利用しているのに対し、本実施形態では、「0」の状態と「1」の状態との中間の状態も利用することができる。   Note that a general ferroelectric memory uses a “0” or “1” state, that is, a binary value, whereas in this embodiment, a “0” state and a “1” state Intermediate states can also be used.

また、「0」の状態にするのに必要な反転電圧Vが−1V、「1」の状態とするための反転電圧Vの大きさが+4V程度である旨を示したが、これは、上述したように閾値電圧Vthと、対称に反転電圧V及び反転電圧Vが表われることから、図5の静電容量−電圧極性から読み取り得る値である。−1Vと4Vとする必要は必ずしもない。In addition, it was shown that the inversion voltage V 0 required for the state of “0” is −1V, and the magnitude of the inversion voltage V 1 for the state of “1” is about + 4V. Since the inverted voltage V 0 and the inverted voltage V 1 appear symmetrically with the threshold voltage Vth as described above, the values can be read from the capacitance-voltage polarity in FIG. It is not always necessary to set -1V and 4V.

本実施形態では、Vthが1.2V程度と正の電圧とされていたが、Vthは負の電圧すなわちVth<0であってもよい。その場合においても、反転電圧Vと反転電圧Vの絶対値が異なることになるため、上記実施形態と同様に、大きな衝撃1回加わったことを検出し、記録することができる。In the present embodiment, Vth is set to a positive voltage of about 1.2 V, but Vth may be a negative voltage, that is, Vth <0. Even in that case, since the absolute values of the inversion voltage V 0 and the inversion voltage V 1 are different, it is possible to detect and record that a large impact has been applied once as in the above embodiment.

上記のように、本実施形態の衝撃検知・記録装置の特徴は、強誘電体メモリ3の閾値電圧Vthを0Vからシフトさせたことにある。このように閾値電圧Vthを0Vからシフトさせるには、前述したように、強誘電体メモリ3を構成する各材料の種類や各材料層の厚み等を選択することにより行い得る。具体的実施例を以下に挙げることにより、これをより詳細に説明する。   As described above, the characteristic of the impact detection / recording apparatus of this embodiment is that the threshold voltage Vth of the ferroelectric memory 3 is shifted from 0V. As described above, the threshold voltage Vth can be shifted from 0 V by selecting the type of each material constituting the ferroelectric memory 3 and the thickness of each material layer. This will be explained in more detail by giving specific examples below.

以下の実験例では、代表的な強誘電体材料として知られているSBT(SrBiTa)からなる強誘電体薄膜4を用い強誘電体メモリ3を作製した。炭酸ストロンチウム(SrCO)、酸化タンタル(Ta)、酸化ビスマス(Bi)をSrBi2.2Taの組成となるように秤量した。秤量されたこれらの材料をPSZボールを用い湿式粉砕し、混合した。なお、Biを過剰に添加したのは、Biが成膜中に気化するおそれがあるからである。In the following experimental example, a ferroelectric memory 3 was manufactured using a ferroelectric thin film 4 made of SBT (SrBi 2 Ta 2 O 9 ), which is known as a representative ferroelectric material. Strontium carbonate (SrCO 3 ), tantalum oxide (Ta 2 O 5 ), and bismuth oxide (Bi 2 O 3 ) were weighed so as to have a composition of SrBi 2.2 Ta 2 O 9 . These weighed materials were wet-ground using PSZ balls and mixed. Note that Bi 2 O 3 was added excessively because Bi 2 O 3 might vaporize during film formation.

上記のように据えられた混合粉末を乾燥し、900℃の温度で大気中で2時間仮焼した。仮焼された材料をPSZボールを用い粉砕し、仮焼粉末とした。該仮焼粉末を水及びポリビニルアルコールと混合し、乾燥し、プレス原料を得た。   The mixed powder placed as described above was dried and calcined in the atmosphere at a temperature of 900 ° C. for 2 hours. The calcined material was pulverized using PSZ balls to obtain a calcined powder. The calcined powder was mixed with water and polyvinyl alcohol and dried to obtain a press raw material.

プレス装置により、上記プレス原料を直径20mm及び厚み5mmの円盤に成形した。この成形された円盤状成形体を大気中かつ400℃で加熱し、脱バインダー処理した。しかる後、密閉された匣内で1150℃で4時間大気中にて焼成し、焼結体ターゲットを得た。   The press raw material was formed into a disk having a diameter of 20 mm and a thickness of 5 mm by a pressing device. The formed disk-shaped molded body was heated in the atmosphere at 400 ° C. to remove the binder. Thereafter, it was fired in the air at 1150 ° C. for 4 hours in a sealed cage to obtain a sintered compact target.

半導体基板6として、p型のSi半導体基板を用意した。この半導体基板6上に、HfOをスパッタリングにより成膜し、バッファ層7を形成した。バッファ層7の形成に際しては、Rf電力=100W、基板温度=400℃、ガス流量:25sccm(Al:O=24:1)及び圧力0.25Paの条件で成膜した。しかる後、1×10−4Paの真空中で800℃に昇温し、しかる後10分間アニールし、400℃まで冷却した。400℃で30分間、0.25Paの酸素雰囲気中でアニールを行い、バッファ層7を形成した。A p-type Si semiconductor substrate was prepared as the semiconductor substrate 6. On this semiconductor substrate 6, HfO x was deposited by sputtering to form a buffer layer 7. The buffer layer 7 was formed under the conditions of Rf power = 100 W, substrate temperature = 400 ° C., gas flow rate: 25 sccm (Al: O 2 = 24: 1), and pressure 0.25 Pa. Thereafter, the temperature was raised to 800 ° C. in a vacuum of 1 × 10 −4 Pa, and then annealed for 10 minutes and cooled to 400 ° C. Annealing was carried out at 400 ° C. for 30 minutes in an oxygen atmosphere of 0.25 Pa to form the buffer layer 7.

このバッファ層7が形成された半導体基板6のバッファ層7上に、パルスレーザー堆積法により上記焼結体ターゲットを用い強誘電体薄膜4を成膜した。レーザーとしてKrFエキシマレーザーを用いた。基板温度は750℃とし、酸素分圧は33Paとし、レーザーエネルギー120mAとして、強誘電体薄膜4の成膜を行った。   On the buffer layer 7 of the semiconductor substrate 6 on which the buffer layer 7 was formed, the ferroelectric thin film 4 was formed by the pulse laser deposition method using the sintered body target. A KrF excimer laser was used as the laser. The ferroelectric thin film 4 was formed at a substrate temperature of 750 ° C., an oxygen partial pressure of 33 Pa, and a laser energy of 120 mA.

成膜された強誘電体薄膜4を粉砕して得られた粉末をX線回折測定により評価した。結果を図4に示す。   The powder obtained by pulverizing the formed ferroelectric thin film 4 was evaluated by X-ray diffraction measurement. The results are shown in FIG.

図4から明らかなように、X線回折の2θから、SrBiTa膜が成膜されていることがわかる。As is apparent from FIG. 4, it can be seen that the SrBi 2 Ta 2 O 9 film is formed from 2θ of X-ray diffraction.

成膜時間を変えて上記強誘電体薄膜4を形成した後、Ptからなる第1の電極及び第2の電極を20nmの厚みとなるように成膜した。   After forming the ferroelectric thin film 4 by changing the film formation time, the first electrode and the second electrode made of Pt were formed to a thickness of 20 nm.

上記強誘電体薄膜4の膜厚を、130、250、400または600mmとして下記の表1に示す強誘電体メモリ素子11〜14を得た。   Ferroelectric memory elements 11 to 14 shown in Table 1 below were obtained by setting the film thickness of the ferroelectric thin film 4 to 130, 250, 400, or 600 mm.

Figure 2013065493
Figure 2013065493

代表例として上記強誘電体メモリ素子12の静電容量−電圧特性を、LCRメーター(ヒューレットパッカード社製、品番:HP4284)を用い測定した。測定に際しては、Wプローブを利用したプローバで、第1の電極と第2の電極との間に、周波数1MHz、50mVの振幅で−3V→+3V→−3Vまで0.1Vステップで電圧を印加した。この場合の静電容量を測定し、静電容量の電圧依存性を評価した。なお、第2の電極をグラウンド電位に接続して上記測定を行った。   As a representative example, the capacitance-voltage characteristics of the ferroelectric memory element 12 were measured using an LCR meter (manufactured by Hewlett-Packard Company, product number: HP4284). In the measurement, a probe using a W probe was used to apply a voltage between the first electrode and the second electrode in steps of 0.1 V from −3 V to +3 V to −3 V with a frequency of 1 MHz and an amplitude of 50 mV. . The capacitance in this case was measured, and the voltage dependency of the capacitance was evaluated. The measurement was performed with the second electrode connected to the ground potential.

上記のようにして得られた静電容量−電圧特性が前述した図3、図5及び図6に示した特性である。   The capacitance-voltage characteristics obtained as described above are the characteristics shown in FIG. 3, FIG. 5 and FIG.

前述したように、ヒステリシスが現れており、正の電圧を印加することにより容量が急激に低下している。   As described above, hysteresis appears, and the capacitance is rapidly decreased by applying a positive voltage.

比較のために、図7に、閾値電圧Vthがシフトしていない強誘電体メモリの静電容量−電圧曲線を示す。図7では、ヒステリシスは現れているが、閾値電圧Vthは0Vである。   For comparison, FIG. 7 shows a capacitance-voltage curve of a ferroelectric memory in which the threshold voltage Vth is not shifted. In FIG. 7, hysteresis appears, but the threshold voltage Vth is 0V.

前述したように、本実施形態の衝撃検知・記録装置は、強誘電体メモリ3におけるCV特性上のヒステリシスを利用したものである。従って、上記ヒステリシスが現れない強誘電体メモリでは、本発明に用いることができない。例えば、測定時に−1V→1V→−1Vのように、非常に小さな電圧範囲で電圧をスイープした場合には、ヒステリシスは現れない。これは、強誘電体の電子分極が反転しないことによる。従って、強誘電体メモリ3を用いて上記のように衝撃の検知及び記録を行うには、上記ヒステリシスが現れるように、強誘電体薄膜に抗電界以上の電圧を印加することが必要である。   As described above, the impact detection / recording apparatus according to the present embodiment uses the hysteresis on the CV characteristic in the ferroelectric memory 3. Therefore, the ferroelectric memory in which the hysteresis does not appear cannot be used in the present invention. For example, when the voltage is swept in a very small voltage range such as -1V → 1V → -1V during measurement, no hysteresis appears. This is because the electronic polarization of the ferroelectric does not reverse. Therefore, in order to detect and record an impact as described above using the ferroelectric memory 3, it is necessary to apply a voltage higher than the coercive electric field to the ferroelectric thin film so that the hysteresis appears.

なお、通常の強誘電体メモリでは、閾値電圧Vthは0Vに位置している。これに対して、本実施形態で用いられている強誘電体メモリは、上記ダイオード接合を有し、MFIS構造を有するため、印加された電圧はすべて強誘電体薄膜4に印加されない。従って、上記ヒステリシスが現れ、かつメモリウィンドがもっとも大きくなるところにおいて、メモリウィンド0.3V以上になる電圧を上記反転電圧V及びVと定義した。In the normal ferroelectric memory, the threshold voltage Vth is located at 0V. On the other hand, since the ferroelectric memory used in this embodiment has the diode junction and the MFIS structure, all applied voltages are not applied to the ferroelectric thin film 4. Therefore, when the hysteresis appears and the memory window becomes the largest, the voltage at which the memory window becomes 0.3 V or more is defined as the inverted voltages V 0 and V 1 .

なお、上記のように、強誘電体メモリ3の閾値電圧Vthは、材料選択によりそのシフト量を調節することができる。このような強誘電体メモリにおける閾値電圧の変化については、例えば、(Jpn. J. Appl. Phys. Vol. 42(2003)pp.2055−2058:A Significant Improvement in memory Retention of Metal−Ferroelectric−Insulator−Semiconductor Structure for One Transistor−Type Ferroelectric Memory by Rapid Thermal Annealing)においても記載されているように、従来より公知である。すなわち、従来より強誘電体薄膜を用いたMFIS構造では、熱処理条件を変えることにより、閾値電圧Vthが変化することが知られていた。従って、強誘電体メモリ3における閾値電圧Vthをシフトさせる条件等については従来より公知の技術に従って知ることができる。もっとも、このような閾値電圧Vthをシフトさせることを積極的に利用した技術については上記文献には示されていない。   As described above, the shift amount of the threshold voltage Vth of the ferroelectric memory 3 can be adjusted by selecting a material. Regarding the change in the threshold voltage in such a ferroelectric memory, for example, (Jpn. -Semiconductor Structure for One Transistor-Type Ferroelectric Memory by Rapid Thermal Annealing). That is, it has been conventionally known that the threshold voltage Vth changes in the MFIS structure using the ferroelectric thin film by changing the heat treatment condition. Therefore, the conditions for shifting the threshold voltage Vth in the ferroelectric memory 3 can be known in accordance with a conventionally known technique. However, the technique that actively uses such a shift of the threshold voltage Vth is not described in the above-mentioned document.

次に、上記実施形態の効果を実際の衝撃を加えて評価した。すなわち、図8に示すように、強誘電体メモリ3に、スイッチ21を介してLCRメーター22及び圧電素子2を接続した。また、図9に示す衝撃生成治具31を用意した。衝撃生成治具31では、鉄板32上にポスト33が立設されている。ポスト33に沿って上下方向にスライドし得るガイド34が設けられている。ガイド34に圧電素子2を固定し、ガイド34を高さ25cm、80cmまたは120cmの位置から鉄板32上に落下させた。この落下による衝撃を、上記圧電素子2及び強誘電体メモリ3を含む図8の回路により検出し、記録した。   Next, the effect of the above embodiment was evaluated by applying an actual impact. That is, as shown in FIG. 8, the LCR meter 22 and the piezoelectric element 2 were connected to the ferroelectric memory 3 via the switch 21. Further, an impact generating jig 31 shown in FIG. 9 was prepared. In the impact generating jig 31, a post 33 is erected on an iron plate 32. A guide 34 that can slide up and down along the post 33 is provided. The piezoelectric element 2 was fixed to the guide 34, and the guide 34 was dropped onto the iron plate 32 from a position having a height of 25 cm, 80 cm, or 120 cm. The impact due to the drop was detected and recorded by the circuit of FIG. 8 including the piezoelectric element 2 and the ferroelectric memory 3.

まず、LCRメーター22に強誘電体メモリ3を接続し、リセット状態となるよう電圧を印加した。そのときの静電容量を読みとった。次に、スイッチ21により強誘電体メモリ3からLCRメーター22を切り離し、圧電素子2に接続した。この圧電素子2を強誘電体メモリ3とを配線等により接続した状態でガイド34に固定されている圧電素子2に前述のような落下による衝撃を加えた。そして衝撃による電気エネルギーを、強誘電体メモリ3に書き込んだ。しかる後、スイッチ21を切り換え、強誘電体メモリ3をLCRメーター22に再度接続し、静電容量を読みとった。それによって、衝撃を記録することができるか否かを評価した。   First, the ferroelectric memory 3 was connected to the LCR meter 22 and a voltage was applied so as to be in a reset state. The capacitance at that time was read. Next, the LCR meter 22 was disconnected from the ferroelectric memory 3 by the switch 21 and connected to the piezoelectric element 2. The piezoelectric element 2 was fixed to the guide 34 in a state where the piezoelectric element 2 was connected to the ferroelectric memory 3 by wiring or the like, and the impact due to the dropping as described above was applied. Then, electric energy generated by the impact was written in the ferroelectric memory 3. Thereafter, the switch 21 was switched, and the ferroelectric memory 3 was reconnected to the LCR meter 22 to read the capacitance. Thereby, it was evaluated whether or not the impact could be recorded.

上記圧電素子2としては、加速度検出感度が0.35pC/G、静電容量740pFの第1の圧電素子と、加速度検出感度が0.84pC/G、静電容量が770pFの第2の圧電素子とを用意した。加速度検出感度が大きいほど、同じ大きさの衝撃でより大きな電荷を発生させる。結果を下記の表2に示す。   The piezoelectric element 2 includes a first piezoelectric element having an acceleration detection sensitivity of 0.35 pC / G and a capacitance of 740 pF, and a second piezoelectric element having an acceleration detection sensitivity of 0.84 pC / G and a capacitance of 770 pF. And prepared. The greater the acceleration detection sensitivity, the greater the charge generated by the same magnitude of impact. The results are shown in Table 2 below.

Figure 2013065493
Figure 2013065493

表2の試料番号1,2は比較例に相当し、いずれかの高さから落下させた場合においても、衝撃を記録することができなかった。これに対して、試料番号3〜10では、少なくともいずれかの高さ位置から落下した場合に衝撃を検知し、記録することができた。   Sample numbers 1 and 2 in Table 2 correspond to comparative examples, and no impact could be recorded even when dropped from any height. In contrast, Sample Nos. 3 to 10 were able to detect and record an impact when falling from at least one of the height positions.

例えば試料番号7では、25cmの高さから落下した場合に衝撃を記録することはできなかった。同様に試料番号9では、25cm及び80cmの高さから落下させた場合には衝撃を記録することができなかった。しかしながら、試料番号7及び9においても80cmの高さや、120cmの高さから落下させた場合には衝撃を記録することができる。従って、記録したい衝撃の大きさに応じて、閾値電圧及び反転電圧を調整すれば、本発明に従って1回の衝撃を検出し、記録し得ることがわかる。   For example, sample No. 7 could not record an impact when dropped from a height of 25 cm. Similarly, in sample No. 9, the impact could not be recorded when dropped from a height of 25 cm and 80 cm. However, in the case of sample numbers 7 and 9, the impact can be recorded when dropped from a height of 80 cm or 120 cm. Therefore, it can be seen that one impact can be detected and recorded according to the present invention by adjusting the threshold voltage and the reverse voltage according to the magnitude of the impact to be recorded.

なお、図10及び図11は、上記試料番号5を80cmから落下させた場合の結果を示す。3〜4Vの電圧を5秒印加し、リセット処理した段階で、強誘電体メモリの静電容量は117pFであり、この状態が「1」の状態に対応する。次に、図10の矢印A1で示す部分において上記落下試験に従って80cmの高さから落下させた。その結果、LCRメーター22により図示のように138pFと大きくなった。なお、上記衝撃を記録した後、再度衝撃を加えても、静電容量は変化しなかった。他方、図11に示すように−1Vの電圧を5秒印加した後、上記強誘電体メモリの静電容量を測定すると138.8pFであった。これは、「0」の状態である。再度、上記スイッチ21により接続を切り換え、矢印B1及び矢印B2のタイミングで圧電素子2を80cmの高さから落下させ、しかる後スイッチ21を切り換え、LCRメーター22により強誘電体メモリの静電容量を読み取った。その結果、図11に示すように、静電容量は139.3pFとほとんど変化せず、記録することができなかった。   10 and 11 show the results when the sample number 5 is dropped from 80 cm. At a stage where a voltage of 3 to 4 V is applied for 5 seconds and reset processing is performed, the ferroelectric memory has a capacitance of 117 pF, and this state corresponds to a state of “1”. Next, it was dropped from a height of 80 cm according to the drop test at the portion indicated by arrow A1 in FIG. As a result, it increased to 138 pF by the LCR meter 22 as shown in the figure. Note that the electrostatic capacity did not change even when the impact was applied again after recording the impact. On the other hand, as shown in FIG. 11, after applying a voltage of −1 V for 5 seconds and measuring the capacitance of the ferroelectric memory, it was 138.8 pF. This is a state of “0”. The connection is switched again by the switch 21, and the piezoelectric element 2 is dropped from the height of 80 cm at the timing of the arrows B1 and B2, and then the switch 21 is switched, and the capacitance of the ferroelectric memory is changed by the LCR meter 22. I read it. As a result, as shown in FIG. 11, the electrostatic capacitance hardly changed to 139.3 pF, and recording could not be performed.

上記のとおり、試料番号5の強誘電体メモリと上記圧電素子との組み合わせでは、「1」の状態にリセットしておけば、圧電素子からの電気的エネルギーにより衝撃を記録し、保持し得ることがわかる。また、上記のように1回の衝撃を検知し、記録することができる。加えて非常に高感度であるため、1回の衝撃を記録し得るだけでなく、3×3×0.5mmタイプの小さな圧電素子をセンサとして用いることができる。よって、小型携帯端末などに搭載可能な衝撃検知・記録装置を構成し得ることがわかる。   As described above, in the combination of the ferroelectric memory of sample number 5 and the piezoelectric element, if the state is reset to “1”, the impact can be recorded and held by the electric energy from the piezoelectric element. I understand. Further, it is possible to detect and record a single impact as described above. In addition, since the sensitivity is very high, not only can one impact be recorded, but a small piezoelectric element of 3 × 3 × 0.5 mm type can be used as a sensor. Therefore, it can be seen that an impact detection / recording apparatus that can be mounted on a small portable terminal or the like can be configured.

なお、比較のために試料番号2の強誘電体メモリを用い、上記と同様に圧電素子80cmから落下させたときの結果を図12及び図13に示す。   For comparison, FIGS. 12 and 13 show the results when a ferroelectric memory of sample number 2 was used and dropped from the piezoelectric element 80 cm in the same manner as described above.

図12は、試料番号2の強誘電体メモリを用い、「1」の状態に矢印X1でスイッチングさせた後、矢印X2のタイミングで衝撃を加えた場合の結果を示す。図13では、矢印Y1のタイミングで「0」の状態にスイッチングにした後、矢印Y2のタイミングで衝撃を加えた場合の結果を示す。何れの場合においても衝撃を検知し、かつ記録することができなかった。これは、試料番号2では強誘電体メモリ3を、「0」または「1」の状態にスイッチングさせるにはいずれの場合にも±2V程度の大きな電圧が必要であることによる。従って、携帯電話機などに実装可能なような小さな圧電素子の出力では、比較例2の強誘電体メモリでは電子分極を反転させることができない。よって、大きな圧電素子を用いなければならないことがわかる。   FIG. 12 shows the results when the ferroelectric memory of sample number 2 is used and an impact is applied at the timing of the arrow X2 after switching to the state “1” by the arrow X1. FIG. 13 shows the result when an impact is applied at the timing of the arrow Y2 after switching to the state of “0” at the timing of the arrow Y1. In either case, the impact could not be detected and recorded. This is because, in Sample No. 2, a large voltage of about ± 2 V is required in any case to switch the ferroelectric memory 3 to the “0” or “1” state. Therefore, with the output of a small piezoelectric element that can be mounted on a cellular phone or the like, the electronic polarization cannot be reversed in the ferroelectric memory of Comparative Example 2. Thus, it can be seen that a large piezoelectric element must be used.

1…衝撃検知・記録装置
2…圧電素子
3…強誘電体メモリ
4…強誘電体薄膜
5…第1の電極
6…半導体基板
7…バッファ層
8…第2の電極
21…スイッチ
22…LCRメーター
31…衝撃生成器具
32…鉄板
33…ポスト
34…ガイド
DESCRIPTION OF SYMBOLS 1 ... Impact detection and recording apparatus 2 ... Piezoelectric element 3 ... Ferroelectric memory 4 ... Ferroelectric thin film 5 ... 1st electrode 6 ... Semiconductor substrate 7 ... Buffer layer 8 ... 2nd electrode 21 ... Switch 22 ... LCR meter 31 ... Impact generating device 32 ... Iron plate 33 ... Post 34 ... Guide

Claims (5)

衝撃のエネルギーを電気エネルギーに変換し、出力する圧電素子と、
前記圧電素子に接続されており、一方主面及び前記一方主面に対向する他方主面を有する強誘電体と、前記強誘電体の一方主面側に形成された第1の電極と、前記強誘電体の他方主面側に形成された第2の電極とを有する強誘電体メモリとを備え、
前記強誘電体メモリが、強誘電体の電子分極に由来する少なくとも第1及び第2の状態のいずれかを記録し得るものであり、強誘電体メモリの静電容量−電圧特性がヒステリシスを有し、静電容量−電圧特性のヒステリシス曲線において、電圧上昇時の曲線と、電圧降下時の曲線との間で容量の差が最も大きい電圧値を閾値電圧Vthとしたとき、Vth>0またはVth<0である、衝撃検知・記録装置。
A piezoelectric element that converts impact energy into electrical energy and outputs it;
A ferroelectric material connected to the piezoelectric element and having one main surface and the other main surface facing the one main surface; a first electrode formed on one main surface side of the ferroelectric; and A ferroelectric memory having a second electrode formed on the other main surface side of the ferroelectric,
The ferroelectric memory can record at least one of the first and second states derived from the electronic polarization of the ferroelectric, and the capacitance-voltage characteristic of the ferroelectric memory has hysteresis. In the hysteresis curve of capacitance-voltage characteristics, Vth> 0 or Vth, where the threshold voltage Vth is the voltage value having the largest capacitance difference between the curve at the time of voltage rise and the curve at the time of voltage drop. <0, impact detection / recording device.
前記強誘電体メモリを第1の状態から第2の状態に反転させるのに必要な反転電圧をV、第2の状態から第1の状態に反転させるための反転電圧をVとしたときに、V<0<VまたはV>0>Vである、請求項1に記載の衝撃検知・記録装置。When an inversion voltage necessary to invert the ferroelectric memory from the first state to the second state is V 0 and an inversion voltage for inversion from the second state to the first state is V 1 2. The impact detection / recording apparatus according to claim 1 , wherein V 0 <0 <V 1 or V 0 >0> V 1 is satisfied. 前記強誘電体メモリの閾値電圧Vthの絶対値が、0.5V〜3Vの範囲にある請求項1または2に記載の衝撃検知・記録装置。   3. The impact detection / recording apparatus according to claim 1, wherein an absolute value of the threshold voltage Vth of the ferroelectric memory is in a range of 0.5V to 3V. 前記強誘電体メモリが、前記強誘電体と第2の電極との間に積層された半導体層をさらに有する、請求項1〜3のいずれか1項に記載の衝撃検知・記録装置。   The impact detection / recording apparatus according to claim 1, wherein the ferroelectric memory further includes a semiconductor layer stacked between the ferroelectric and the second electrode. 前記半導体層と前記強誘電体との間にバッファ層が設けられている、請求項4に記載の衝撃検知・記録装置。   The impact detection / recording apparatus according to claim 4, wherein a buffer layer is provided between the semiconductor layer and the ferroelectric substance.
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