JPWO2011089746A1

JPWO2011089746A1 - Duplexer

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Publication number: JPWO2011089746A1
Application number: JP2010549961A
Authority: JP
Inventors: 渡辺　寛樹; 寛樹渡辺
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2010-01-20
Filing date: 2010-07-12
Publication date: 2013-05-20
Also published as: WO2011089746A1

Abstract

各通過帯域における挿入損失が小さく、かつアイソレーション特性が良好な分波器を提供する。分波器１は、送信側フィルタ部３０と受信側フィルタ部２０との一部が設けられているフィルタチップ４１と、フィルタチップ４１が実装されているセラミック基板４２とを有するチップ部品４０と、チップ部品４０が実装されているプリント配線基板６０とを備えている。送信側フィルタ部３０及び受信側フィルタ部２０のうちの少なくとも一方は、ラダー型弾性波フィルタ部により構成されている。送信側フィルタ部３０と受信側フィルタ部２０とのうちの少なくとも一方に接続されている第１のインダクタＬ１は、プリント配線基板６０のチップ部品４０の実装面６１ａ以外の部分に形成されている。並列腕共振子Ｐ１〜Ｐ３に直列に接続されている第２のインダクタＬ２１，Ｌ２２は、セラミック基板４２に形成されている。A duplexer with small insertion loss in each pass band and good isolation characteristics is provided. The duplexer 1 includes a chip component 40 having a filter chip 41 in which a part of the transmission-side filter unit 30 and the reception-side filter unit 20 are provided, and a ceramic substrate 42 on which the filter chip 41 is mounted, And a printed wiring board 60 on which the chip component 40 is mounted. At least one of the transmission-side filter unit 30 and the reception-side filter unit 20 is configured by a ladder-type elastic wave filter unit. The first inductor L1 connected to at least one of the transmission-side filter unit 30 and the reception-side filter unit 20 is formed in a portion other than the mounting surface 61a of the chip component 40 of the printed wiring board 60. Second inductors L21 and L22 connected in series to the parallel arm resonators P1 to P3 are formed on the ceramic substrate 42.

Description

本発明は、分波器に関する。特には、本発明は、少なくとも一方がラダー型弾性波フィルタ部により構成されている受信側フィルタ部及び送信側フィルタ部と、送信側フィルタ部と受信側フィルタ部とのうちの少なくとも一方に接続されている第１のインダクタとを備える分波器に関する。 The present invention relates to a duplexer. In particular, the present invention is connected to at least one of a reception-side filter unit and a transmission-side filter unit, and a transmission-side filter unit and a reception-side filter unit, at least one of which is a ladder-type elastic wave filter unit. And a first inductor.

従来、アンテナから送受信される送信信号及び受信信号などのような複数の信号を分波する分波器として、弾性表面波や、弾性境界波、バルク弾性波などの弾性波を利用した弾性波分波器が広く用いられるようになってきている。 Conventionally, as a demultiplexer that demultiplexes a plurality of signals such as a transmission signal and a reception signal transmitted / received from an antenna, an elastic wave division using an elastic wave such as a surface acoustic wave, an elastic boundary wave, or a bulk elastic wave. Waveware is becoming widely used.

このような分波器においては、例えば、受信信号が送信側信号端子側に流れてしまうことにより信号の伝送効率が低下しないようにする必要がある。信号の伝送効率を低下させない方法としては、例えば、下記の特許文献１，２などにおいて、送信側フィルタ部や受信側フィルタ部に対してインピーダンス整合用のインダクタを接続する方法が提案されている。 In such a duplexer, for example, it is necessary to prevent the signal transmission efficiency from deteriorating due to the reception signal flowing to the transmission signal terminal side. As a method for preventing the signal transmission efficiency from being lowered, for example, the following Patent Documents 1 and 2 propose a method of connecting an impedance matching inductor to the transmission side filter unit and the reception side filter unit.

具体的には、下記の特許文献１には、アンテナ端子と弾性表面波フィルタ部との間に、位相調整用回路を設けること、位相調整用回路としては、チップインダクタが用いられることが記載されている。 Specifically, Patent Document 1 below describes that a phase adjustment circuit is provided between the antenna terminal and the surface acoustic wave filter unit, and that a chip inductor is used as the phase adjustment circuit. ing.

特開２００５−１８４７７３号公報JP 2005-184773 A 特開２００２−２３７７３９号公報Japanese Patent Application Laid-Open No. 2002-237739

ところで、インダクタには、チップインダクタと、基板等に形成されたパターン電極により構成されたインダクタとがある。これらのうち、チップインダクタは、Ｑを大きくしやすいというメリットを有する。このため、特許文献１に記載のように、インピーダンス整合用のインダクタとしてチップインダクタを用いることにより、分波器の各通過帯域における挿入損失を小さくできる。しかしながら、インピーダンス整合用のインダクタとしてチップインダクタを用いた場合、チップインダクタで発生する電磁界の影響で、分波器のアイソレーション特性が悪化するという問題があった。 Incidentally, the inductor includes a chip inductor and an inductor constituted by a pattern electrode formed on a substrate or the like. Among these, the chip inductor has an advantage that Q can be easily increased. For this reason, as described in Patent Document 1, by using a chip inductor as an impedance matching inductor, insertion loss in each pass band of the duplexer can be reduced. However, when a chip inductor is used as an impedance matching inductor, there is a problem that the isolation characteristics of the duplexer deteriorate due to the influence of the electromagnetic field generated by the chip inductor.

本発明は、かかる点に鑑みてなされたものであり、その目的は、各通過帯域における挿入損失が小さく、かつアイソレーション特性が良好な分波器を提供することにある。 The present invention has been made in view of this point, and an object of the present invention is to provide a duplexer having a small insertion loss in each pass band and a good isolation characteristic.

本発明に係る分波器は、アンテナ端子と、送信側信号端子と、受信側信号端子と、送信側フィルタ部と、受信側フィルタ部と、第１のインダクタとを備えている。送信側フィルタ部は、アンテナ端子と送信側信号端子との間に接続されている。受信側フィルタ部は、アンテナ端子と受信側信号端子との間に接続されている。第１のインダクタは、送信側フィルタ部と受信側フィルタ部とのうちの少なくとも一方に接続されている。本発明に係る分波器は、チップ部品と、プリント配線基板とを備えている。チップ部品は、フィルタチップと、セラミック基板とを有する。フィルタチップには、送信側フィルタ部と受信側フィルタ部との一部が設けられている。セラミック基板には、フィルタチップが実装されている。プリント配線基板には、チップ部品が実装されている。送信側フィルタ部及び受信側フィルタ部のうちの少なくとも一方は、ラダー型弾性波フィルタ部により構成されている。ラダー型弾性波フィルタ部は、複数の直列腕共振子と、並列腕共振子と、第２のインダクタとを有する。複数の直列腕共振子は、アンテナ端子と送信側信号端子または受信側信号端子との間に直列に接続されている。複数の直列腕共振子は、直列腕を構成している。並列腕共振子は、直列腕とグラウンド電位との間に接続されている。並列腕共振子は、並列腕を構成している。第２のインダクタは、並列腕において並列腕共振子に直列に接続されている。第２のインダクタは、セラミック基板に形成されている。第１のインダクタは、プリント配線基板のチップ部品の実装面以外の部分に形成されている。 A duplexer according to the present invention includes an antenna terminal, a transmission side signal terminal, a reception side signal terminal, a transmission side filter unit, a reception side filter unit, and a first inductor. The transmission side filter unit is connected between the antenna terminal and the transmission side signal terminal. The reception side filter unit is connected between the antenna terminal and the reception side signal terminal. The first inductor is connected to at least one of the transmission side filter unit and the reception side filter unit. The duplexer according to the present invention includes a chip component and a printed wiring board. The chip component has a filter chip and a ceramic substrate. The filter chip is provided with a part of the transmission side filter unit and the reception side filter unit. A filter chip is mounted on the ceramic substrate. Chip components are mounted on the printed wiring board. At least one of the transmission-side filter unit and the reception-side filter unit is configured by a ladder-type elastic wave filter unit. The ladder-type elastic wave filter unit includes a plurality of series arm resonators, a parallel arm resonator, and a second inductor. The plurality of series arm resonators are connected in series between the antenna terminal and the transmission side signal terminal or the reception side signal terminal. The plurality of series arm resonators constitute a series arm. The parallel arm resonator is connected between the series arm and the ground potential. The parallel arm resonator constitutes a parallel arm. The second inductor is connected in series with the parallel arm resonator in the parallel arm. The second inductor is formed on the ceramic substrate. The first inductor is formed in a portion other than the chip component mounting surface of the printed wiring board.

本発明に係る分波器のある特定の局面では、第１のインダクタは、プリント配線基板の内部に形成されている。 In a specific aspect of the duplexer according to the present invention, the first inductor is formed inside a printed wiring board.

本発明に係る分波器の他の特定の局面では、プリント配線基板は、チップ部品の実装面に形成されており、グラウンド電位に接続されているひとつのグラウンド電極を有する。この構成によれば、上記ひとつのグラウンド電極がシールドとして機能し、第１のインダクタと、送信側フィルタ部及び受信側フィルタ部との間の電磁界結合の生成をより効果的に抑制することができる。従って、アイソレーション特性をより高めることができる。 In another specific aspect of the duplexer according to the present invention, the printed circuit board is formed on the mounting surface of the chip component and has one ground electrode connected to the ground potential. According to this configuration, the one ground electrode functions as a shield, and it is possible to more effectively suppress generation of electromagnetic coupling between the first inductor and the transmission-side filter unit and the reception-side filter unit. it can. Therefore, the isolation characteristics can be further improved.

本発明に係る分波器の別の特定の局面では、第１のインダクタは、アンテナ端子とラダー型弾性波フィルタ部との間の接続点と、グラウンド電位との間に接続されている。 In another specific aspect of the duplexer according to the present invention, the first inductor is connected between a connection point between the antenna terminal and the ladder-type elastic wave filter unit and a ground potential.

本発明に係る分波器のさらに他の特定の局面では、第１のインダクタは、アンテナ端子と、ラダー型弾性波フィルタ部との間に接続されている。この構成によれば、第１のインダクタが、ローパスフィルタとして機能し、高い周波数帯での減衰特性をより高めることができる。 In still another specific aspect of the duplexer according to the present invention, the first inductor is connected between the antenna terminal and the ladder-type elastic wave filter section. According to this configuration, the first inductor functions as a low-pass filter and can further enhance the attenuation characteristic in a high frequency band.

本発明に係る分波器のさらに別の特定の局面では、第１のインダクタは、ラダー型弾性波フィルタ部と、送信側信号端子または受信側信号端子との間に接続されている。この構成によれば、第１のインダクタにより通過帯域外に減衰極が発生するため、通過帯域外の減衰特性をより高めることができる。 In still another specific aspect of the duplexer according to the present invention, the first inductor is connected between the ladder-type elastic wave filter unit and the transmission-side signal terminal or the reception-side signal terminal. According to this configuration, since the attenuation pole is generated outside the pass band by the first inductor, the attenuation characteristic outside the pass band can be further enhanced.

本発明に係る分波器のまた他の特定の局面では、第１のインダクタは、直列腕共振子に並列に接続されている。この構成によれば、直列腕共振子の共振点−反共振点間の周波数間隔が広がり、ラダー型弾性波フィルタ部を広帯域化できる。 In another specific aspect of the duplexer according to the present invention, the first inductor is connected in parallel to the series arm resonator. According to this configuration, the frequency interval between the resonance point and the antiresonance point of the series arm resonator is widened, and the ladder-type elastic wave filter unit can be widened.

本発明に係る分波器のまた別の特定の局面では、第１のインダクタが複数設けられている。 In another specific aspect of the duplexer according to the present invention, a plurality of first inductors are provided.

本発明に係る分波器のさらにまた他の特定の局面では、ラダー型弾性波フィルタ部は、弾性表面波、弾性境界波またはバルク弾性波を利用したフィルタ部である。 In still another specific aspect of the duplexer according to the present invention, the ladder-type elastic wave filter unit is a filter unit using a surface acoustic wave, a boundary acoustic wave, or a bulk elastic wave.

本発明に係る分波器のさらにまた別の特定の局面では、プリント配線基板は、樹脂製である。 In still another specific aspect of the duplexer according to the present invention, the printed wiring board is made of resin.

本発明では、第２のインダクタがセラミック基板に形成されている一方、第１のインダクタは、プリント配線基板のチップ部品の実装面以外の部分に形成されている。このため、第１のインダクタと、送信側フィルタ部及び受信側フィルタ部との間における電磁界結合の生成を効果的に抑制することができる。よって、高いアイソレーション特性を実現することができる。また、第１のインダクタのＱを大きくすることができる。このため、各通過帯域における挿入損失を小さくすることができる。 In the present invention, the second inductor is formed on the ceramic substrate, while the first inductor is formed on a portion other than the chip component mounting surface of the printed wiring board. For this reason, generation | occurrence | production of the electromagnetic coupling between a 1st inductor, a transmission side filter part, and a reception side filter part can be suppressed effectively. Therefore, high isolation characteristics can be realized. In addition, the Q of the first inductor can be increased. For this reason, the insertion loss in each pass band can be reduced.

図１は、本発明を実施した一実施形態に係るデュプレクサの等価回路図である。FIG. 1 is an equivalent circuit diagram of a duplexer according to an embodiment of the present invention. 図２は、実施形態に係るデュプレクサの略図的側面図である。FIG. 2 is a schematic side view of the duplexer according to the embodiment. 図３は、実施形態におけるフィルタチップの一部を拡大した略図的断面図である。FIG. 3 is a schematic cross-sectional view in which a part of the filter chip in the embodiment is enlarged. 図４は、実施形態における第１のセラミック基板層の第１の主面の略図的平面図である。FIG. 4 is a schematic plan view of the first main surface of the first ceramic substrate layer in the embodiment. 図５は、実施形態における第２のセラミック基板層の第１の主面の略図的平面図である。FIG. 5 is a schematic plan view of the first main surface of the second ceramic substrate layer in the embodiment. 図６は、実施形態における第２のセラミック基板層の第２の主面の略図的平面図である。FIG. 6 is a schematic plan view of the second main surface of the second ceramic substrate layer in the embodiment. 図７は、実施形態における第１のプリント基板層の第１の主面の略図的平面図である。FIG. 7 is a schematic plan view of the first main surface of the first printed circuit board layer in the embodiment. 図８は、実施形態における第２のプリント基板層の第１の主面の略図的平面図である。FIG. 8 is a schematic plan view of the first main surface of the second printed circuit board layer in the embodiment. 図９は、実施形態における第３のプリント基板層の第１の主面の略図的平面図である。FIG. 9 is a schematic plan view of the first main surface of the third printed circuit board layer in the embodiment. 図１０は、実施形態における第３のプリント基板層の第２の主面の略図的平面図である。FIG. 10 is a schematic plan view of the second main surface of the third printed circuit board layer in the embodiment. 図１１は、セラミック基板の内部に形成した第１のインダクタを構成するパターン電極の断面写真である。FIG. 11 is a cross-sectional photograph of the pattern electrode constituting the first inductor formed inside the ceramic substrate. 図１２は、実施形態における第１のインダクタを構成するパターン電極の断面写真である。FIG. 12 is a cross-sectional photograph of the pattern electrode constituting the first inductor in the embodiment. 図１３は、第１のインダクタのＱと、送信側フィルタ部の送信周波数帯（Ｔｘ帯）における挿入損失との関係を表すグラフである。FIG. 13 is a graph showing the relationship between the Q of the first inductor and the insertion loss in the transmission frequency band (Tx band) of the transmission-side filter unit. 図１４は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性と、比較例１に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。FIG. 14 is a graph illustrating a pass characteristic in the transmission frequency band of the transmission side filter unit of the duplexer according to the embodiment and a pass characteristic in the transmission frequency band of the transmission side filter unit of the duplexer according to Comparative Example 1. 図１５は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性と、比較例１に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。FIG. 15 is a graph illustrating pass characteristics in the reception frequency band of the reception-side filter unit of the duplexer according to the embodiment and pass characteristics in the reception frequency band of the reception-side filter unit of the duplexer according to Comparative Example 1. 図１６は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例１に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。FIG. 16 illustrates differential isolation characteristics from the transmission side signal terminal to the first and second reception side signal terminals in the duplexer according to the embodiment, and the first and second from the transmission side signal terminal in the duplexer according to Comparative Example 1. 2 is a graph showing differential isolation characteristics to two reception-side signal terminals. 図１７は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性と、比較例２に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。FIG. 17 is a graph illustrating a pass characteristic in the transmission frequency band of the transmission side filter unit of the duplexer according to the embodiment and a pass characteristic in the transmission frequency band of the transmission side filter unit of the duplexer according to Comparative Example 2. 図１８は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性と、比較例２に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。FIG. 18 is a graph illustrating a pass characteristic in the reception frequency band of the reception-side filter unit of the duplexer according to the embodiment and a pass characteristic in the reception frequency band of the reception-side filter unit of the duplexer according to Comparative Example 2. 図１９は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例２に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。FIG. 19 illustrates differential isolation characteristics from the transmission-side signal terminal to the first and second reception-side signal terminals in the duplexer according to the embodiment, and the first and second from the transmission-side signal terminal in the duplexer according to Comparative Example 2. 2 is a graph showing differential isolation characteristics to two reception-side signal terminals. 図２０は、第１の変形例に係るデュプレクサの等価回路図である。FIG. 20 is an equivalent circuit diagram of the duplexer according to the first modification. 図２１は、第２の変形例に係るデュプレクサの等価回路図である。FIG. 21 is an equivalent circuit diagram of a duplexer according to the second modification. 図２２は、第３の変形例に係るデュプレクサの等価回路図である。FIG. 22 is an equivalent circuit diagram of a duplexer according to a third modification. 図２３は、第４の変形例におけるフィルタチップの一部を拡大した略図的断面図である。FIG. 23 is a schematic cross-sectional view in which a part of the filter chip in the fourth modification is enlarged. 図２４は、第５の変形例におけるフィルタチップの一部を拡大した略図的断面図である。FIG. 24 is a schematic cross-sectional view in which a part of the filter chip in the fifth modification is enlarged.

以下、本発明を実施した好ましい形態について、図１に示すデュプレクサ１を例に挙げて説明する。但し、デュプレクサ１は、単なる例示である。本発明に係る分波器は、デュプレクサ１に何ら限定されない。本発明に係る分波器は、例えば、他の形態のデュプレクサであってもよいし、トリプレクサなどのデュプレクサ以外の分波器であってもよい。 Hereinafter, preferred embodiments of the present invention will be described by taking the duplexer 1 shown in FIG. 1 as an example. However, the duplexer 1 is merely an example. The duplexer according to the present invention is not limited to the duplexer 1. The duplexer according to the present invention may be, for example, a duplexer of another form or a duplexer other than a duplexer such as a triplexer.

本実施形態のデュプレクサ１は、２ＧＨｚ帯の周波数を利用するＵＭＴＳ−ＢＡＮＤ２のデュプレクサである。ＵＭＴＳ−ＢＡＮＤ２においては、送信周波数帯（Ｔｘ帯）が１８５０ＭＨｚ〜１９１０ＭＨｚであり、受信周波数帯（Ｒｘ帯）が１９３０ＭＨｚ〜１９９０ＭＨｚである。 The duplexer 1 of this embodiment is a UMTS-BAND2 duplexer that uses a frequency in the 2 GHz band. In UMTS-BAND2, the transmission frequency band (Tx band) is 1850 MHz to 1910 MHz, and the reception frequency band (Rx band) is 1930 MHz to 1990 MHz.

図１は、本実施形態に係るデュプレクサの等価回路図である。まず、図１を参照しながら、デュプレクサ１の回路構成について説明する。 FIG. 1 is an equivalent circuit diagram of the duplexer according to the present embodiment. First, the circuit configuration of the duplexer 1 will be described with reference to FIG.

図１に示すように、デュプレクサ１は、アンテナ端子１１と、送信側信号端子１２と、第１及び第２の受信側信号端子１３ａ、１３ｂとを有する。 As shown in FIG. 1, the duplexer 1 includes an antenna terminal 11, a transmission side signal terminal 12, and first and second reception side signal terminals 13a and 13b.

アンテナ端子１１と第１及び第２の受信側信号端子１３ａ、１３ｂとの間には、受信側フィルタ部２０が接続されている。本実施形態では、受信側フィルタ部２０は、平衡−不平衡変換機能を有するバランス型のフィルタ部である。受信側フィルタ部２０は、縦結合共振子型弾性波フィルタ部により構成されている。 A reception-side filter unit 20 is connected between the antenna terminal 11 and the first and second reception-side signal terminals 13a and 13b. In the present embodiment, the reception-side filter unit 20 is a balanced filter unit having a balanced-unbalanced conversion function. The reception-side filter unit 20 is configured by a longitudinally coupled resonator type acoustic wave filter unit.

一方、アンテナ端子１１と送信側信号端子１２との間には、送信側フィルタ部３０が接続されている。本実施形態では、送信側フィルタ部３０は、ラダー型弾性波フィルタ部により構成されている。 On the other hand, a transmission-side filter unit 30 is connected between the antenna terminal 11 and the transmission-side signal terminal 12. In the present embodiment, the transmission-side filter unit 30 is configured by a ladder-type elastic wave filter unit.

具体的には、送信側フィルタ部３０は、アンテナ端子１１と送信側信号端子１２との間に直列に接続されている複数の直列腕共振子Ｓ１〜Ｓ４を有する。これら複数の直列腕共振子Ｓ１〜Ｓ４により直列腕３１が構成されている。なお、本実施形態では、複数の直列腕共振子Ｓ１〜Ｓ４は、それぞれ複数の共振子により構成されているが、それぞれひとつの共振子により構成されていてもよい。 Specifically, the transmission-side filter unit 30 includes a plurality of series arm resonators S 1 to S 4 connected in series between the antenna terminal 11 and the transmission-side signal terminal 12. The series arm 31 is constituted by the plurality of series arm resonators S1 to S4. In the present embodiment, the plurality of series arm resonators S1 to S4 are each configured by a plurality of resonators, but may be each configured by a single resonator.

直列腕３１とグラウンド電位との間には、並列腕共振子Ｐ１〜Ｐ３が接続されている。これら並列腕共振子Ｐ１〜Ｐ３により並列腕３２〜３４が構成されている。並列腕共振子Ｐ１，Ｐ２とグラウンド電位との間には、第２のインダクタＬ２１が接続されている。一方、並列腕３４においては、並列腕共振子Ｐ３とグラウンド電位との間に、第２のインダクタＬ２２が接続されている。第２のインダクタＬ２１，Ｌ２２のインダクタンス値は、デュプレクサ１の所望する特性等に応じて適宜設定することができる。本実施形態では、第２のインダクタＬ２１のインダクタンス値は、１．２ｎＨである。第２のインダクタＬ２２のインダクタンス値は、０．９ｎＨである。 Parallel arm resonators P1 to P3 are connected between the series arm 31 and the ground potential. These parallel arm resonators P1 to P3 constitute parallel arms 32 to 34. A second inductor L21 is connected between the parallel arm resonators P1 and P2 and the ground potential. On the other hand, in the parallel arm 34, the second inductor L22 is connected between the parallel arm resonator P3 and the ground potential. The inductance values of the second inductors L21 and L22 can be set as appropriate according to the desired characteristics of the duplexer 1. In the present embodiment, the inductance value of the second inductor L21 is 1.2 nH. The inductance value of the second inductor L22 is 0.9 nH.

送信側フィルタ部３０と受信側フィルタ部２０との間の接続点２１と、アンテナ端子１１との間の接続点２２と、グラウンド電位との間には、インピーダンス整合用の第１のインダクタＬ１が接続されている。第１のインダクタＬ１のインダクタンス値は、デュプレクサ１の所望する特性等に応じて適宜設定することができる。本実施形態では、第１のインダクタＬ１のインダクタンス値は、４ｎＨである。 A first inductor L1 for impedance matching is connected between the connection point 21 between the transmission-side filter unit 30 and the reception-side filter unit 20, the connection point 22 between the antenna terminal 11 and the ground potential. It is connected. The inductance value of the first inductor L1 can be appropriately set according to the desired characteristics of the duplexer 1. In the present embodiment, the inductance value of the first inductor L1 is 4 nH.

次に、図２〜図９を主として参照しながら、デュプレクサ１の具体的装置構成について説明する。図２は、本実施形態に係るデュプレクサの略図的側面図である。 Next, a specific apparatus configuration of the duplexer 1 will be described with reference mainly to FIGS. FIG. 2 is a schematic side view of the duplexer according to the present embodiment.

図２に示すように、デュプレクサ１は、チップ部品４０と、チップ部品４０が実装されている樹脂製のプリント配線基板６０とを備えている。チップ部品４０は、フィルタチップ４１と、フィルタチップ４１がフリップチップ実装されているセラミック基板４２とを備えている。フィルタチップ４１は、セラミック基板４２上に設けられた封止樹脂４３により封止されている。 As shown in FIG. 2, the duplexer 1 includes a chip component 40 and a resin printed wiring board 60 on which the chip component 40 is mounted. The chip component 40 includes a filter chip 41 and a ceramic substrate 42 on which the filter chip 41 is flip-chip mounted. The filter chip 41 is sealed with a sealing resin 43 provided on the ceramic substrate 42.

フィルタチップ４１には、送信側フィルタ部３０と受信側フィルタ部２０との一部が設けられている。具体的には、フィルタチップ４１には、送信側フィルタ部３０と受信側フィルタ部２０とのうちのインダクタを除く部分が設けられている。送信側フィルタ部３０に関しては、インダクタＬ１，Ｌ２１，Ｌ２２を除く、直列腕共振子Ｓ１〜Ｓ４及び並列腕共振子Ｐ１〜Ｐ３がフィルタチップ４１に設けられている。 The filter chip 41 is provided with a part of the transmission side filter unit 30 and the reception side filter unit 20. Specifically, the filter chip 41 is provided with a portion of the transmission side filter unit 30 and the reception side filter unit 20 excluding the inductor. With respect to the transmission-side filter unit 30, series arm resonators S1 to S4 and parallel arm resonators P1 to P3, excluding the inductors L1, L21, and L22, are provided in the filter chip 41.

図３は、フィルタチップの一部を拡大した略図的断面図である。本実施形態のフィルタチップ４１は、弾性表面波を利用した弾性表面波フィルタチップである。フィルタチップ４１は、圧電基板４１ａと、圧電基板４１ａ上に形成されている電極構造４１ｂとを有する。この電極構造４１ｂにより、上記共振子やＩＤＴ電極、反射器などが構成されている。なお、圧電基板４１ａは、例えば、ＬｉＴａＯ_３基板やＬｉＮｂＯ_３基板により構成することができる。また、電極構造４１ｂは、例えば、Ａｌ，Ｐｔ，Ａｕ，Ａｇ，Ｃｕ，Ｔｉ，Ｎｉ，Ｃｒ，Ｐｄ，Ｎｉ，Ｗなどの金属や、それら金属の少なくともひとつを含む合金からなる導電膜または導電膜の積層体により構成することができる。FIG. 3 is a schematic cross-sectional view in which a part of the filter chip is enlarged. The filter chip 41 of the present embodiment is a surface acoustic wave filter chip that uses surface acoustic waves. The filter chip 41 includes a piezoelectric substrate 41a and an electrode structure 41b formed on the piezoelectric substrate 41a. The electrode structure 41b constitutes the resonator, IDT electrode, reflector, and the like. The piezoelectric substrate 41a, for example, can be constituted by a LiTaO ₃ substrate and the LiNbO ₃ substrate. The electrode structure 41b is, for example, a conductive film or conductive film made of a metal such as Al, Pt, Au, Ag, Cu, Ti, Ni, Cr, Pd, Ni, and W, or an alloy containing at least one of these metals. It can comprise by the laminated body of.

フィルタチップ４１の表面には、直列腕３１の入力端子３１ａ及び出力端子３１ｂと、並列腕３２，３３，３４の接続端子３２ａ、３３ａ、３４ａ（図１を参照）が形成されている。また、フィルタチップ４１の表面には、受信側フィルタ部２０の不平衡信号端子２３並びに第１及び第２の平衡信号端子２４ａ、２４ｂ（図１を参照）が形成されている。 On the surface of the filter chip 41, an input terminal 31a and an output terminal 31b of the series arm 31 and connection terminals 32a, 33a, and 34a (see FIG. 1) of the parallel arms 32, 33, and 34 are formed. Further, an unbalanced signal terminal 23 and first and second balanced signal terminals 24a and 24b (see FIG. 1) of the reception-side filter unit 20 are formed on the surface of the filter chip 41.

次に、フィルタチップ４１がフリップチップ実装されているセラミック基板４２の構成について、図２及び図４〜図６を参照しながら説明する。 Next, the configuration of the ceramic substrate 42 on which the filter chip 41 is flip-chip mounted will be described with reference to FIGS. 2 and 4 to 6.

図２に示すように、セラミック基板４２は、アルミナ等からなる第１のセラミック基板層４２ａと、第２のセラミック基板層４２ｂとの積層体により構成されている。第１のセラミック基板層４２ａは、第１の主面４２ａ１と、第２の主面４２ａ２とを有する。フィルタチップ４１は、第１のセラミック基板層４２ａの第１の主面４２ａ１上に実装されている。第２のセラミック基板層４２ｂは、第１の主面４２ｂ１と、第２の主面４２ｂ２とを有する。第２のセラミック基板層４２ｂの第１の主面４２ｂ１は、第１のセラミック基板層４２ａの第２の主面４２ａ２に接合されている。 As shown in FIG. 2, the ceramic substrate 42 is configured by a laminate of a first ceramic substrate layer 42a made of alumina or the like and a second ceramic substrate layer 42b. The first ceramic substrate layer 42a has a first main surface 42a1 and a second main surface 42a2. The filter chip 41 is mounted on the first main surface 42a1 of the first ceramic substrate layer 42a. The second ceramic substrate layer 42b has a first main surface 42b1 and a second main surface 42b2. The first main surface 42b1 of the second ceramic substrate layer 42b is joined to the second main surface 42a2 of the first ceramic substrate layer 42a.

図４は、本実施形態における第１のセラミック基板層の第１の主面の略図的平面図である。図５は、本実施形態における第２のセラミック基板層の第１の主面の略図的平面図である。図６は、本実施形態における第２のセラミック基板層の第２の主面の略図的平面図である。なお、図６は便宜上、第１の主面から第２の主面を透視した透視平面図になっている。 FIG. 4 is a schematic plan view of the first main surface of the first ceramic substrate layer in the present embodiment. FIG. 5 is a schematic plan view of the first main surface of the second ceramic substrate layer in the present embodiment. FIG. 6 is a schematic plan view of the second main surface of the second ceramic substrate layer in the present embodiment. FIG. 6 is a perspective plan view in which the first main surface is seen through the second main surface for the sake of convenience.

図４に示すように、第１のセラミック基板層４２ａの第１の主面４２ａ１上には、電極４３ａ〜４３ｆが形成されている。電極４３ａは、図１に示す入力端子３１ａに接続されている。電極４３ａは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ａ、第２のセラミック基板層４２ｂの第１の主面４２ｂ１上に形成されている電極４５ａ（図５を参照）、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ａを経由して、第２のセラミック基板層４２ｂの第２の主面４２ｂ２上に形成されている電極４７ａ（図６を参照）に接続されている。 As shown in FIG. 4, electrodes 43a to 43f are formed on the first main surface 42a1 of the first ceramic substrate layer 42a. The electrode 43a is connected to the input terminal 31a shown in FIG. The electrode 43a includes a via-hole electrode 44a penetrating the first ceramic substrate layer 42a, an electrode 45a (see FIG. 5) formed on the first main surface 42b1 of the second ceramic substrate layer 42b, 2 is connected to an electrode 47a (see FIG. 6) formed on the second main surface 42b2 of the second ceramic substrate layer 42b via a via hole electrode 46a penetrating the second ceramic substrate layer 42b. ing.

図４に示す電極４３ｂは、図１に示す出力端子３１ｂと不平衡信号端子２３とが接続されている。電極４３ｂは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｂと、第１の主面４２ｂ１上に形成されている電極４５ｂ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｂとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｂ（図６を参照）に接続されている。 The electrode 43b shown in FIG. 4 is connected to the output terminal 31b and the unbalanced signal terminal 23 shown in FIG. The electrode 43b includes a via-hole electrode 44b penetrating the first ceramic substrate layer 42a, an electrode 45b (see FIG. 5) formed on the first main surface 42b1, and a second ceramic substrate layer 42b. Is connected to an electrode 47b (see FIG. 6) formed on the second main surface 42b2 via a via-hole electrode 46b penetrating through the first main surface 42b2.

図４に示す電極４３ｃは、図１に示す第１の平衡信号端子２４ａに接続されている。電極４３ｃは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｃと、第１の主面４２ｂ１上に形成されている電極４５ｃ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｃとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｃ（図６を参照）に接続されている。 The electrode 43c shown in FIG. 4 is connected to the first balanced signal terminal 24a shown in FIG. The electrode 43c includes a via hole electrode 44c penetrating the first ceramic substrate layer 42a, an electrode 45c (see FIG. 5) formed on the first main surface 42b1, and a second ceramic substrate layer 42b. Is connected to an electrode 47c (see FIG. 6) formed on the second main surface 42b2 via a via-hole electrode 46c penetrating therethrough.

図４に示す電極４３ｄは、図１に示す第２の平衡信号端子２４ｂに接続されている。電極４３ｄは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｄと、第１の主面４２ｂ１上に形成されている電極４５ｄ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｄとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｄ（図６を参照）に接続されている。 The electrode 43d shown in FIG. 4 is connected to the second balanced signal terminal 24b shown in FIG. The electrode 43d includes a via-hole electrode 44d penetrating the first ceramic substrate layer 42a, an electrode 45d (see FIG. 5) formed on the first main surface 42b1, and a second ceramic substrate layer 42b. Is connected to an electrode 47d (see FIG. 6) formed on the second main surface 42b2 via a via hole electrode 46d penetrating through the first main surface 42b2.

図４に示す電極４３ｅは、図１に示す接続端子３２ａ、３３ａに接続されている。電極４３ｅは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｅと、第１の主面４２ｂ１上に形成されている電極４５ｅ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｅとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｅ（図６を参照）に接続されている。本実施形態では、図１に示す第２のインダクタＬ２１は、図４に示す電極４３ｅ及びビアホール電極４４ｅと、図５に示す電極４５ｅにより構成されている。すなわち、第２のインダクタＬ２１は、セラミック基板４２の実装面と、内部とにわたって形成されている。 The electrode 43e shown in FIG. 4 is connected to the connection terminals 32a and 33a shown in FIG. The electrode 43e includes a via hole electrode 44e penetrating the first ceramic substrate layer 42a, an electrode 45e (see FIG. 5) formed on the first main surface 42b1, and a second ceramic substrate layer 42b. Is connected to an electrode 47e (see FIG. 6) formed on the second main surface 42b2 via a via-hole electrode 46e that passes through the first main surface 42b2. In the present embodiment, the second inductor L21 shown in FIG. 1 includes the electrode 43e and the via hole electrode 44e shown in FIG. 4 and the electrode 45e shown in FIG. That is, the second inductor L21 is formed across the mounting surface of the ceramic substrate 42 and the inside.

図４に示す電極４３ｆは、図１に示す接続端子３４ａに接続されている。電極４３ｆは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｆと、第１の主面４２ｂ１上に形成されている電極４５ｆ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｆとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｆ（図６を参照）に接続されている。本実施形態では、図１に示す第２のインダクタＬ２２は、図５に示す電極４５ｆにより構成されている。すなわち、第２のインダクタＬ２２は、セラミック基板４２の内部に形成されている。 The electrode 43f shown in FIG. 4 is connected to the connection terminal 34a shown in FIG. The electrode 43f includes a via-hole electrode 44f penetrating the first ceramic substrate layer 42a, an electrode 45f (see FIG. 5) formed on the first main surface 42b1, and a second ceramic substrate layer 42b. Is connected to an electrode 47f (see FIG. 6) formed on the second main surface 42b2 via a via hole electrode 46f penetrating through the first main surface 42b2. In the present embodiment, the second inductor L22 shown in FIG. 1 is composed of the electrode 45f shown in FIG. That is, the second inductor L22 is formed inside the ceramic substrate 42.

なお、図６に示す電極４７ｇ〜４７ｉは、グラウンド電位に接続される電極である。 Note that the electrodes 47g to 47i shown in FIG. 6 are electrodes connected to the ground potential.

次に、主として、図２及び図６〜図１０を参照しながら、プリント配線基板６０の構成について説明する。図２に示すように、プリント配線基板６０は、それぞれガラスエポキシ等の樹脂からなる第１〜第３のプリント基板層６１〜６３の積層体により構成されている。第１のプリント基板層６１は、第１及び第２の主面６１ａ、６１ｂを有する。チップ部品４０は、第１のプリント基板層６１の第１の主面６１ａ上に表面実装されている。第２のプリント基板層６２は、第１及び第２の主面６２ａ、６２ｂを有する。第１の主面６２ａは、第１のプリント基板層６１の第２の主面６１ｂに接合されている。第３のプリント基板層６３は、第１及び第２の主面６３ａ、６３ｂを有する。第１の主面６３ａは、第２のプリント基板層６２の第２の主面６２ｂに接合されている。図１０に示すように、第３のプリント基板層６３の第２の主面６３ｂ上には、レジストコート層６３ｃが形成されている。 Next, the configuration of the printed wiring board 60 will be described mainly with reference to FIGS. 2 and 6 to 10. As shown in FIG. 2, the printed wiring board 60 is configured by a laminate of first to third printed board layers 61 to 63 each made of a resin such as glass epoxy. The first printed circuit board layer 61 has first and second main surfaces 61a and 61b. The chip component 40 is surface-mounted on the first main surface 61 a of the first printed circuit board layer 61. The second printed circuit board layer 62 has first and second main surfaces 62a and 62b. The first main surface 62 a is bonded to the second main surface 61 b of the first printed circuit board layer 61. The third printed circuit board layer 63 has first and second main surfaces 63a and 63b. The first main surface 63 a is bonded to the second main surface 62 b of the second printed circuit board layer 62. As shown in FIG. 10, a resist coat layer 63 c is formed on the second main surface 63 b of the third printed circuit board layer 63.

図７は、本実施形態における第１のプリント基板層の第１の主面の略図的平面図である。図８は、本実施形態における第２のプリント基板層の第１の主面の略図的平面図である。図９は、本実施形態における第３のプリント基板層の第１の主面の略図的平面図である。図１０は、本実施形態における第３のプリント基板層の第２の主面の略図的平面図である。なお、図１０は便宜上、第１の主面から第２の主面を透視した透視平面図になっている。 FIG. 7 is a schematic plan view of the first main surface of the first printed circuit board layer in the present embodiment. FIG. 8 is a schematic plan view of the first main surface of the second printed circuit board layer in the present embodiment. FIG. 9 is a schematic plan view of the first main surface of the third printed circuit board layer in the present embodiment. FIG. 10 is a schematic plan view of the second main surface of the third printed circuit board layer in the present embodiment. For convenience, FIG. 10 is a perspective plan view in which the first main surface is seen through the second main surface.

図７に示すように、第１のプリント基板層６１の第１の主面６１ａ上には、電極６４ａが形成されている。電極６４ａは、図１に示す出力端子３１ｂ及び不平衡信号端子２３に接続されている電極４７ｂ（図６を参照）に接続されている。電極６４ａは、第１のプリント基板層６１を貫通しているビアホール電極６５ａを経由して第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ａ（図８を参照）に接続されている。図８に示すように、この電極６６ａは、基端部６６ａ１と、インダクタ構成部６６ａ２と、先端部６６ａ３とを有する。 As shown in FIG. 7, an electrode 64 a is formed on the first main surface 61 a of the first printed circuit board layer 61. The electrode 64a is connected to an electrode 47b (see FIG. 6) connected to the output terminal 31b and the unbalanced signal terminal 23 shown in FIG. The electrode 64a is an electrode 66a (see FIG. 8) formed on the first main surface 62a of the second printed circuit board layer 62 via the via hole electrode 65a penetrating the first printed circuit board layer 61. )It is connected to the. As shown in FIG. 8, the electrode 66a has a base end portion 66a1, an inductor constituting portion 66a2, and a tip end portion 66a3.

基端部６６ａ１は、第２のプリント基板層６２を貫通しているビアホール電極６７ａ２と、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ａ１（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ａ１とを経由して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ａ１（図１０を参照）に接続されている。この電極７０ａ１により、図１に示すアンテナ端子１１が構成されている。 The base end portion 66a1 includes a via-hole electrode 67a2 penetrating the second printed circuit board layer 62 and an electrode 68a1 formed on the first main surface 63a of the third printed circuit board layer 63 (see FIG. 9). ) And a via-hole electrode 69a1 penetrating the third printed circuit board layer 63, the electrode 70a1 (see FIG. 10) formed on the second main surface 63b of the third printed circuit board layer 63. Connected). This electrode 70a1 constitutes the antenna terminal 11 shown in FIG.

図８に示すように、インダクタ構成部６６ａ２を介して基端部６６ａ１に接続されている先端部６６ａ３は、第２のプリント基板層６２を貫通しているビアホール電極６７ａ１と、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ａ２（図９を参照）と、第３のプリント基板層６３を貫通している複数のビアホール電極６９ａ２とを経由して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されているグラウンド電極７０ａ２（図１０を参照）に接続されている。 As shown in FIG. 8, the distal end portion 66a3 connected to the base end portion 66a1 via the inductor constituting portion 66a2 includes a via hole electrode 67a1 penetrating the second printed circuit board layer 62, and a third printed circuit board. The electrode 68a2 (see FIG. 9) formed on the first main surface 63a of the layer 63 and the plurality of via-hole electrodes 69a2 penetrating the third printed circuit board layer 63 are used to form the third The printed circuit board layer 63 is connected to a ground electrode 70a2 (see FIG. 10) formed on the second main surface 63b.

本実施形態では、図１に示す第１のインダクタＬ１は、第２のプリント基板層６２の第１の主面６２ａ上に形成されているインダクタ構成部６６ａ２（図８を参照）と、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ａ２（図９を参照）の一部とにより構成されている。このため、第１のインダクタＬ１は、プリント配線基板６０の内部に形成されている。 In the present embodiment, the first inductor L1 shown in FIG. 1 includes an inductor component 66a2 (see FIG. 8) formed on the first main surface 62a of the second printed circuit board layer 62, and a third inductor L1. Part of the electrode 68a2 (see FIG. 9) formed on the first main surface 63a of the printed circuit board layer 63. For this reason, the first inductor L 1 is formed inside the printed wiring board 60.

図７に示す電極６４ｂは、図１に示す入力端子３１ａに接続されている電極４７ａ（図６を参照）に接続されている。電極６４ｂは、第１のプリント基板層６１を貫通しているビアホール電極６５ｂと、第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ｂ（図８を参照）と、第２のプリント基板層６２を貫通しているビアホール電極６７ｂと、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ｂ（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ｂとを介して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ｂに接続されている。図１に示す送信側信号端子１２は、この電極７０ｂにより構成されている。 The electrode 64b shown in FIG. 7 is connected to an electrode 47a (see FIG. 6) connected to the input terminal 31a shown in FIG. The electrode 64b includes a via-hole electrode 65b penetrating the first printed circuit board layer 61 and an electrode 66b (see FIG. 8) formed on the first main surface 62a of the second printed circuit board layer 62. A via hole electrode 67b penetrating the second printed circuit board layer 62, an electrode 68b (see FIG. 9) formed on the first main surface 63a of the third printed circuit board layer 63, a third Is connected to an electrode 70b formed on the second main surface 63b of the third printed circuit board layer 63 via a via hole electrode 69b penetrating the printed circuit board layer 63. The transmission side signal terminal 12 shown in FIG. 1 is composed of this electrode 70b.

図７に示す電極６４ｃは、図１に示す第１の平衡信号端子２４ａに接続されている電極４７ｃ（図６を参照）に接続されている。電極６４ｃは、第１のプリント基板層６１を貫通しているビアホール電極６５ｃと、第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ｃ（図８を参照）と、第２のプリント基板層６２を貫通しているビアホール電極６７ｃと、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ｃ（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ｃとを介して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ｃに接続されている。図１に示す第１の受信側信号端子１３ａは、この電極７０ｃにより構成されている。 The electrode 64c shown in FIG. 7 is connected to the electrode 47c (see FIG. 6) connected to the first balanced signal terminal 24a shown in FIG. The electrode 64c includes a via-hole electrode 65c penetrating the first printed circuit board layer 61, and an electrode 66c (see FIG. 8) formed on the first main surface 62a of the second printed circuit board layer 62. A via hole electrode 67c penetrating the second printed circuit board layer 62, an electrode 68c (see FIG. 9) formed on the first main surface 63a of the third printed circuit board layer 63, a third Is connected to an electrode 70 c formed on the second main surface 63 b of the third printed circuit board layer 63 via a via hole electrode 69 c penetrating the printed circuit board layer 63. The first receiving signal terminal 13a shown in FIG. 1 is composed of this electrode 70c.

図７に示す電極６４ｄは、図１に示す第２の平衡信号端子２４ｂに接続されている電極４７ｄ（図６を参照）に接続されている。電極６４ｄは、第１のプリント基板層６１を貫通しているビアホール電極６５ｄと、第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ｄ（図８を参照）と、第２のプリント基板層６２を貫通しているビアホール電極６７ｄと、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ｄ（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ｄとを介して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ｄに接続されている。図１に示す第２の受信側信号端子１３ｂは、この電極７０ｄにより構成されている。 The electrode 64d shown in FIG. 7 is connected to the electrode 47d (see FIG. 6) connected to the second balanced signal terminal 24b shown in FIG. The electrode 64d includes a via-hole electrode 65d penetrating the first printed circuit board layer 61, and an electrode 66d (see FIG. 8) formed on the first main surface 62a of the second printed circuit board layer 62. A via hole electrode 67d penetrating through the second printed circuit board layer 62, an electrode 68d (see FIG. 9) formed on the first main surface 63a of the third printed circuit board layer 63, a third It is connected to an electrode 70d formed on the second main surface 63b of the third printed circuit board layer 63 through a via hole electrode 69d penetrating the printed circuit board layer 63. The second receiving signal terminal 13b shown in FIG. 1 is composed of this electrode 70d.

図７に示すように、第１のプリント基板層６１の第１の主面（実装面）６１ａ上には、ひとつのグラウンド電極６５ｅが形成されている。このグラウンド電極６５ｅには、図６に示す電極４７ｅ〜４７ｉが接続されている。すなわち、本実施形態では、電極４７ｅが接続されているグラウンド電極と、電極４７ｆが接続されているグラウンド電極と、電極４７ｇが接続されているグラウンド電極と、電極４７ｈが接続されているグラウンド電極と、電極４７ｉが接続されているグラウンド電極とが共通化されている。換言すれば、セラミック基板４２の裏面に形成されている、グラウンド電位に接続される電極の全てが、共通のグラウンド電極６５ｅに接続されている。 As shown in FIG. 7, one ground electrode 65 e is formed on the first main surface (mounting surface) 61 a of the first printed circuit board layer 61. Electrodes 47e to 47i shown in FIG. 6 are connected to the ground electrode 65e. That is, in this embodiment, the ground electrode to which the electrode 47e is connected, the ground electrode to which the electrode 47f is connected, the ground electrode to which the electrode 47g is connected, and the ground electrode to which the electrode 47h is connected The ground electrode to which the electrode 47i is connected is shared. In other words, all of the electrodes connected to the ground potential formed on the back surface of the ceramic substrate 42 are connected to the common ground electrode 65e.

グラウンド電極６５ｅは、複数のビアホール電極６６ｅと、電極６７ｅ及び複数のビアホール電極６８ｅ（図８を参照）と、電極６８ａ２及び複数のビアホール電極６９ａ２（図９を参照）を経由して、図１０に示すグラウンド電極７０ａ２に接続されている。 The ground electrode 65e passes through the plurality of via-hole electrodes 66e, the electrode 67e and the plurality of via-hole electrodes 68e (see FIG. 8), the electrode 68a2 and the plurality of via-hole electrodes 69a2 (see FIG. 9). It is connected to the ground electrode 70a2 shown.

以上説明したように、本実施形態では、第２のインダクタＬ２１，Ｌ２２がセラミック基板４２に形成されている一方、インピーダンス整合用の第１のインダクタＬ１は、プリント配線基板６０の実装面６１ａ以外の部分に形成されている。具体的には、第１のインダクタＬ１は、プリント配線基板６０の内部に形成されている。よって、第１のインダクタＬ１と、送信側フィルタ部３０及び受信側フィルタ部２０との間で電磁界結合が生じることを効果的に抑制できる。従って、高いアイソレーション特性を実現することができる。 As described above, in the present embodiment, the second inductors L21 and L22 are formed on the ceramic substrate 42, while the first inductor L1 for impedance matching is other than the mounting surface 61a of the printed wiring board 60. It is formed in the part. Specifically, the first inductor L 1 is formed inside the printed wiring board 60. Therefore, it is possible to effectively suppress the occurrence of electromagnetic field coupling between the first inductor L1 and the transmission-side filter unit 30 and the reception-side filter unit 20. Therefore, high isolation characteristics can be realized.

ところで、例えば、セラミック基板４２内に第１のインダクタＬ１を形成する場合、セラミックグリーンシートに第１のインダクタＬ１形成用の導電性ペーストを塗布し、積層後、プレスし、焼成する必要がある。このように、導電性ペーストの塗布により第１のインダクタＬ１形成用のパターン電極を形成した場合、パターン電極の端部の厚みが薄くなる傾向にある。また、プレス時においてもパターン電極の厚みが薄くなる傾向にある。さらに、１０００℃以上といった高温での焼成工程において、ペーストに含まれる溶媒が蒸発することにより、内部に空隙が生じやすい。よって、図１１に示すように、薄く、かつ空隙率の高いパターン電極が形成される。さらに、１０００℃以上という高温での焼成に耐えうるＷなどの高融点材料を使用する必要があり、融点が低い低抵抗材料によりパターン電極を形成することができない。従って、第１のインダクタＬ１のＱが小さくなる傾向にある。 By the way, for example, when forming the first inductor L1 in the ceramic substrate 42, it is necessary to apply a conductive paste for forming the first inductor L1 to the ceramic green sheet, press the layer, and fire it. Thus, when the pattern electrode for forming the first inductor L1 is formed by applying the conductive paste, the thickness of the end portion of the pattern electrode tends to be thin. Also, the thickness of the pattern electrode tends to be reduced during pressing. Furthermore, in the baking process at a high temperature of 1000 ° C. or higher, the solvent contained in the paste evaporates, so that voids are easily generated inside. Therefore, as shown in FIG. 11, a thin pattern electrode having a high porosity is formed. Furthermore, it is necessary to use a high-melting-point material such as W that can withstand baking at a high temperature of 1000 ° C. or higher, and a pattern electrode cannot be formed with a low-resistance material having a low melting point. Therefore, the Q of the first inductor L1 tends to be small.

それに対して、本実施形態のように、プリント配線基板６０内に第１のインダクタＬ１を構成するパターン電極を形成する場合は、例えば、金属箔の貼り付けなどによりパターン電極を形成することができ、焼成等の必要がない。従って、図１２に示すように、厚みが厚く、空隙率が低いパターン電極を形成することができる。さらに、高温耐久性が要求されないため、融点に関わらず、Ｃｕなどの導電率の高い材料によりパターン電極を形成することができる。従って、第１のインダクタＬ１のＱを大きくすることができる。よって、デュプレクサ１の送信周波数帯及び受信周波数帯のそれぞれにおける挿入損失を小さくすることができる。 On the other hand, when the pattern electrode constituting the first inductor L1 is formed in the printed wiring board 60 as in the present embodiment, for example, the pattern electrode can be formed by attaching a metal foil or the like. There is no need for firing. Therefore, as shown in FIG. 12, a patterned electrode having a large thickness and a low porosity can be formed. Furthermore, since high temperature durability is not required, the patterned electrode can be formed of a material having high conductivity such as Cu regardless of the melting point. Therefore, the Q of the first inductor L1 can be increased. Therefore, the insertion loss in each of the transmission frequency band and the reception frequency band of the duplexer 1 can be reduced.

なお、本実施形態のように、パターン電極により第１のインダクタＬ１を構成した場合は、チップインダクタにより第１のインダクタＬ１を構成した場合に比べて、第１のインダクタＬ１のＱが小さくなりがちである。具体的には、例えばチップインダクタでは、６０程度Ｑが得られるのに対して、パターン電極では、それほど大きなＱは得難い。 Note that, when the first inductor L1 is configured by the pattern electrode as in the present embodiment, the Q of the first inductor L1 tends to be smaller than when the first inductor L1 is configured by the chip inductor. It is. More specifically, for example, a Q of about 60 can be obtained with a chip inductor, whereas it is difficult to obtain a large Q with a pattern electrode.

しかしながら、図１３に示すように、Ｑが３０以上である場合は、送信側フィルタ部３０の送信周波数帯（Ｔｘ帯）における挿入損失は、それほど変化しない。具体的には、Ｑを３０以上とすることにより、Ｑが６０のときの挿入損失を基準として、挿入損失劣化量を０．０５ｄＢ以下とすることができる。従って、本実施形態のように、パターン電極により第１のインダクタＬ１を構成し、それほど大きなＱが得られない場合であっても、送信側フィルタ部３０の送信周波数帯（Ｔｘ帯）における挿入損失を小さくすることができる。 However, as illustrated in FIG. 13, when Q is 30 or more, the insertion loss in the transmission frequency band (Tx band) of the transmission-side filter unit 30 does not change so much. Specifically, by setting Q to 30 or more, the insertion loss deterioration amount can be set to 0.05 dB or less with reference to the insertion loss when Q is 60. Therefore, even if the first inductor L1 is configured by the pattern electrode as in the present embodiment and a very large Q cannot be obtained, the insertion loss in the transmission frequency band (Tx band) of the transmission-side filter unit 30 is obtained. Can be reduced.

また、セラミック基板４２内に第１のインダクタＬ１を形成した場合、焼成工程におけるセラミックの収縮率と電極の収縮率との差に起因して、セラミック基板４２の実装面の平坦度が低下する傾向にある。このため、フィルタチップ４１の実装信頼性が低下するおそれがある。 Also, when the first inductor L1 is formed in the ceramic substrate 42, the flatness of the mounting surface of the ceramic substrate 42 tends to decrease due to the difference between the ceramic shrinkage rate and the electrode shrinkage rate in the firing step. It is in. For this reason, the mounting reliability of the filter chip 41 may be reduced.

それに対して、本実施形態では、セラミック基板４０内に第１のインダクタＬ１構成用のパターン電極を形成する必要がないため、セラミック基板４２の実装面の平坦度を高くすることができる。従って、フィルタチップ４１の実装信頼性を高めることができる。 On the other hand, in this embodiment, since it is not necessary to form the pattern electrode for constituting the first inductor L1 in the ceramic substrate 40, the flatness of the mounting surface of the ceramic substrate 42 can be increased. Therefore, the mounting reliability of the filter chip 41 can be increased.

また、本実施形態では、別個のチップインダクタを要さないため、部品点数を少なくすることができ、低コスト化することができる。さらに、デュプレクサ１を小型化することができる。 In this embodiment, since a separate chip inductor is not required, the number of parts can be reduced, and the cost can be reduced. Furthermore, the duplexer 1 can be reduced in size.

さらに、本実施形態では、プリント配線基板６０の実装面６１ａには、共通化されたひとつのグラウンド電極６５ｅが形成されている。このため、この大きなグラウンド電極６５ｅがシールドとして機能し、第１のインダクタＬ１と、送信側フィルタ部３０及び受信側フィルタ部２０との間の電磁界結合の生成をより効果的に抑制することができる。従って、アイソレーション特性をより高めることができる。 Furthermore, in the present embodiment, a common ground electrode 65 e is formed on the mounting surface 61 a of the printed wiring board 60. For this reason, this large ground electrode 65e functions as a shield, and it is possible to more effectively suppress generation of electromagnetic coupling between the first inductor L1 and the transmission-side filter unit 30 and the reception-side filter unit 20. it can. Therefore, the isolation characteristics can be further improved.

以下、上記本実施形態の効果を実例に基づいてさらに詳細に説明する。 Hereinafter, the effect of the present embodiment will be described in more detail based on examples.

上記実施形態の比較として、第１のインダクタＬ１をプリント配線基板６０内に形成せず、プリント配線基板６０に実装したチップインダクタにより構成した点を除いては、上記実施形態のデュプレクサと同様のデュプレクサ（比較例１）を用意した。 As a comparison with the above-described embodiment, a duplexer similar to the duplexer of the above-described embodiment is provided except that the first inductor L1 is not formed in the printed wiring board 60 but is configured by a chip inductor mounted on the printed wiring board 60. (Comparative Example 1) was prepared.

図１４は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における通過特性と、比較例１に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。図１５は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における通過特性と、比較例１に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。図１６は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例１に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。 FIG. 14 is a graph showing pass characteristics in the transmission frequency band (1850 MHz to 1910 MHz) of the transmission filter section of the duplexer according to the embodiment, and pass characteristics in the transmission frequency band of the transmission filter section of the duplexer according to Comparative Example 1. It is. FIG. 15 is a graph showing pass characteristics in the reception frequency band (1930 MHz to 1990 MHz) of the reception-side filter unit of the duplexer according to the embodiment, and pass characteristics in the reception frequency band of the reception-side filter unit of the duplexer according to Comparative Example 1. It is. FIG. 16 illustrates differential isolation characteristics from the transmission side signal terminal to the first and second reception side signal terminals in the duplexer according to the embodiment, and the first and second from the transmission side signal terminal in the duplexer according to Comparative Example 1. 2 is a graph showing differential isolation characteristics to two reception-side signal terminals.

図１４に示すように、比較例１では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．６６ｄＢであった。それに対して、本実施形態では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．６２ｄＢであった。また、図１５に示すように、比較例１では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が２．７２ｄＢであった。それに対して、本実施形態では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が２．７０ｄＢであった。この結果から、パターン電極により第１のインダクタＬ１を構成した本実施形態においても、チップインダクタにより第１のインダクタＬ１を構成した比較例１と同等以上の帯域通過特性が得られることが分かる。 As shown in FIG. 14, in Comparative Example 1, the insertion loss in the transmission frequency band (1850 MHz to 1910 MHz) of the transmission side filter unit was 2.66 dB. On the other hand, in this embodiment, the insertion loss in the transmission frequency band (1850 MHz to 1910 MHz) of the transmission side filter unit was 2.62 dB. As shown in FIG. 15, in Comparative Example 1, the insertion loss in the reception frequency band (1930 MHz to 1990 MHz) of the reception side filter unit was 2.72 dB. On the other hand, in this embodiment, the insertion loss in the reception frequency band (1930 MHz to 1990 MHz) of the reception side filter unit is 2.70 dB. From this result, it can be seen that also in the present embodiment in which the first inductor L1 is configured by the pattern electrode, band pass characteristics equal to or higher than those of the comparative example 1 in which the first inductor L1 is configured by the chip inductor can be obtained.

また、図１６に示すように、比較例１では、送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性は、５４．０ｄＢ（送信周波数帯）、５０．８ｄＢ（受信周波数帯）であった。それに対して、本実施形態では、送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性は、６１．３ｄＢ（送信周波数帯）、５３．３ｄＢ（受信周波数帯）であった。この結果から、プリント配線基板６０内のパターン電極により第１のインダクタＬ１を構成することにより、チップインダクタにより第１のインダクタＬ１を構成する場合よりも、大幅に差動アイソレーション特性を改善できることが分かる。なお、この理由は、上述の通り、本実施形態においては、電磁界結合の発生を効果的に抑制できるためであると考えられる。 As shown in FIG. 16, in Comparative Example 1, the differential isolation characteristic from the transmission side signal terminal to the first and second reception side signal terminals is 54.0 dB (transmission frequency band), 50.8 dB. (Receiving frequency band). On the other hand, in this embodiment, the differential isolation characteristics from the transmission side signal terminal to the first and second reception side signal terminals are 61.3 dB (transmission frequency band) and 53.3 dB (reception frequency band). Met. From this result, it is possible to significantly improve the differential isolation characteristics by configuring the first inductor L1 with the pattern electrode in the printed wiring board 60 as compared with the case where the first inductor L1 is configured with the chip inductor. I understand. Note that this reason is considered to be because the occurrence of electromagnetic coupling can be effectively suppressed in the present embodiment as described above.

また、上記実施形態の比較として、第１のインダクタＬ１をプリント配線基板６０内ではなく、セラミック基板４２内に形成したパターン電極により構成した点を除いては、上記実施形態のデュプレクサと同様のデュプレクサ（比較例２）を用意した。 Further, as a comparison with the above-described embodiment, a duplexer similar to the duplexer of the above-described embodiment except that the first inductor L1 is configured by a pattern electrode formed in the ceramic substrate 42 instead of in the printed wiring board 60. (Comparative Example 2) was prepared.

図１７は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における通過特性と、比較例２に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。図１８は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における通過特性と、比較例２に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。図１９は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例２に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。 FIG. 17 is a graph showing pass characteristics in the transmission frequency band (1850 MHz to 1910 MHz) of the transmission filter section of the duplexer according to the embodiment and pass characteristics in the transmission frequency band of the transmission filter section of the duplexer according to Comparative Example 2. It is. FIG. 18 is a graph showing pass characteristics in the reception frequency band (1930 MHz to 1990 MHz) of the reception-side filter unit of the duplexer according to the embodiment and pass characteristics in the reception frequency band of the reception-side filter unit of the duplexer according to Comparative Example 2. It is. FIG. 19 illustrates differential isolation characteristics from the transmission-side signal terminal to the first and second reception-side signal terminals in the duplexer according to the embodiment, and the first and second from the transmission-side signal terminal in the duplexer according to Comparative Example 2. 2 is a graph showing differential isolation characteristics to two reception-side signal terminals.

図１９に示すように、送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性は、本実施形態と比較例２とでほぼ同等であった。 As shown in FIG. 19, the differential isolation characteristics from the transmission side signal terminal to the first and second reception side signal terminals are substantially the same in this embodiment and Comparative Example 2.

図１７に示すように、比較例２では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．９０ｄＢであった。それに対して、本実施形態では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．６２ｄＢであった。また、図１８に示すように、比較例１では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が３．０５ｄＢであった。それに対して、本実施形態では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が２．７０ｄＢであった。この結果から、第１のインダクタＬ１を構成するパターン電極をセラミック基板内ではなく、プリント配線基板内に形成することにより、第１のインダクタＬ１のＱを大きくでき、その結果、各通過帯域における挿入損失を小さくできることが分かる。 As shown in FIG. 17, in Comparative Example 2, the insertion loss in the transmission frequency band (1850 MHz to 1910 MHz) of the transmission side filter unit was 2.90 dB. On the other hand, in this embodiment, the insertion loss in the transmission frequency band (1850 MHz to 1910 MHz) of the transmission side filter unit was 2.62 dB. As shown in FIG. 18, in Comparative Example 1, the insertion loss in the reception frequency band (1930 MHz to 1990 MHz) of the reception-side filter unit was 3.05 dB. On the other hand, in this embodiment, the insertion loss in the reception frequency band (1930 MHz to 1990 MHz) of the reception side filter unit is 2.70 dB. From this result, it is possible to increase the Q of the first inductor L1 by forming the pattern electrode constituting the first inductor L1 not in the ceramic substrate but in the printed wiring board, and as a result, insertion in each pass band. It can be seen that the loss can be reduced.

以下、上記実施形態の変形例について説明する。なお、以下の説明において、上記実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。 Hereinafter, modifications of the embodiment will be described. In the following description, members having substantially the same functions as those in the above embodiment are referred to by the same reference numerals, and description thereof is omitted.

（第１〜第３の変形例）
図２０は、第１の変形例に係るデュプレクサの等価回路図である。図２１は、第２の変形例に係るデュプレクサの等価回路図である。図２２は、第３の変形例に係るデュプレクサの等価回路図である。(First to third modifications)
FIG. 20 is an equivalent circuit diagram of the duplexer according to the first modification. FIG. 21 is an equivalent circuit diagram of a duplexer according to the second modification. FIG. 22 is an equivalent circuit diagram of a duplexer according to a third modification.

上記実施形態では、インピーダンス整合用の第１のインダクタＬ１が、送信側フィルタ部３０とアンテナ端子１１との間の接続点２２と、グラウンド電位との間に接続されている例について説明した。但し、本発明において、第１のインダクタＬ１の接続位置は、これに限定されない。 In the embodiment described above, the example in which the first inductor L1 for impedance matching is connected between the connection point 22 between the transmission-side filter unit 30 and the antenna terminal 11 and the ground potential has been described. However, in the present invention, the connection position of the first inductor L1 is not limited to this.

例えば、図２０に示すように、第１のインダクタＬ１を、ラダー型弾性波フィルタ部により構成されている送信側フィルタ部３０とアンテナ端子１１との間に接続してもよい。本変形例の場合、送信側フィルタ部３０及びアンテナ端子１１間の接続点２２と、グラウンド電位との間にコンデンサＣ１を接続することにより、上記実施形態と同等の各通過帯域における挿入損失低減効果が得られる。 For example, as shown in FIG. 20, the first inductor L 1 may be connected between the transmission-side filter unit 30 configured by a ladder-type elastic wave filter unit and the antenna terminal 11. In the case of this modification, by connecting the capacitor C1 between the connection point 22 between the transmission-side filter unit 30 and the antenna terminal 11 and the ground potential, the insertion loss reduction effect in each passband equivalent to the above embodiment is achieved. Is obtained.

図２１に示すように、第１のインダクタＬ１に加えて、送信側フィルタ部３０と送信側信号端子１２との間に接続された第１のインダクタＬ１１を設けてもよい。 As shown in FIG. 21, in addition to the first inductor L1, a first inductor L11 connected between the transmission-side filter unit 30 and the transmission-side signal terminal 12 may be provided.

図２２に示すように、第１のインダクタＬ１に加えて、直列腕共振子Ｓ４に並列に接続された第１のインダクタＬ１２を設けてもよい。 As shown in FIG. 22, in addition to the first inductor L1, a first inductor L12 connected in parallel to the series arm resonator S4 may be provided.

（第４，第５の変形例）
図２３は、第４の変形例におけるフィルタチップの一部を拡大した略図的断面図である。(Fourth and fifth modifications)
FIG. 23 is a schematic cross-sectional view in which a part of the filter chip in the fourth modification is enlarged.

上記実施形態では、フィルタチップ４１が弾性表面波を利用した弾性表面波フィルタチップである例について説明した。但し、本発明は、これに限定されない。フィルタチップ４１は、弾性境界波を利用した弾性境界波フィルタチップであってもよいし、バルク弾性波を利用したバルク弾性波フィルタチップであってもよい。 In the above embodiment, the example in which the filter chip 41 is a surface acoustic wave filter chip using surface acoustic waves has been described. However, the present invention is not limited to this. The filter chip 41 may be a boundary acoustic wave filter chip using a boundary acoustic wave or a bulk acoustic wave filter chip using a bulk acoustic wave.

図２３に示すフィルタチップ４１は、弾性境界波フィルタチップである。本変形例のフィルタチップ４１は、圧電基板４１ａの上に、電極構造４１ｂを覆うように第１及び第２の誘電体層４１ｃ、４１ｄが設けられている所謂３媒質型の弾性境界波フィルタチップである。もっとも、フィルタチップ４１は、第１の誘電体層４１ｃを有さない所謂２媒質型の弾性境界波フィルタチップであってもよい。 A filter chip 41 shown in FIG. 23 is a boundary acoustic wave filter chip. The filter chip 41 of this modification is a so-called three-medium type boundary acoustic wave filter chip in which first and second dielectric layers 41c and 41d are provided on a piezoelectric substrate 41a so as to cover the electrode structure 41b. It is. However, the filter chip 41 may be a so-called two-medium boundary acoustic wave filter chip that does not have the first dielectric layer 41c.

図２４に示すフィルタチップ４１は、バルク弾性波フィルタチップである。図２４では、フィルタチップ４１のうちの共振子部分を拡大した略図的断面図である。フィルタチップ４１は、開口部８０ａが形成された基体８０と、基体８０の開口部８０ａに設けられた支持膜８１と、支持膜８１によって支持されている圧電薄膜８２と、圧電薄膜８２を挟持する一対の電極８３，８４とを備えている。 A filter chip 41 shown in FIG. 24 is a bulk acoustic wave filter chip. FIG. 24 is a schematic cross-sectional view in which the resonator portion of the filter chip 41 is enlarged. The filter chip 41 sandwiches the piezoelectric thin film 82, the base 80 in which the opening 80 a is formed, the support film 81 provided in the opening 80 a of the base 80, the piezoelectric thin film 82 supported by the support film 81. A pair of electrodes 83 and 84 is provided.

（その他の変形例）
上記実施形態では、第１のインダクタＬ１がプリント配線基板６０内に形成されている例について説明した。但し、第１のインダクタＬ１は、プリント配線基板６０の裏面６３ｂに形成されていてもよい。(Other variations)
In the above embodiment, the example in which the first inductor L1 is formed in the printed wiring board 60 has been described. However, the first inductor L1 may be formed on the back surface 63b of the printed wiring board 60.

上記実施形態では、送信側フィルタ部３０がラダー型弾性波フィルタ部により構成されており、受信側フィルタ部２０が縦結合共振子型弾性波フィルタ部により構成されている例について説明した。但し、本発明は、送信側フィルタ部３０及び受信側フィルタ部２０のうちの少なくとも一方がラダー型弾性波フィルタ部により構成されている限りにおいて特に限定されない。例えば、受信側フィルタ部２０がラダー型弾性波フィルタ部により構成されており、送信側フィルタ部３０が縦結合共振子型弾性波フィルタ部により構成されていてもよい。また、受信側フィルタ部２０及び送信側フィルタ部３０のそれぞれがラダー型弾性波フィルタ部により構成されていてもよい。 In the above-described embodiment, the transmission side filter unit 30 is configured by a ladder-type elastic wave filter unit, and the reception-side filter unit 20 is configured by a longitudinally coupled resonator type elastic wave filter unit. However, the present invention is not particularly limited as long as at least one of the transmission-side filter unit 30 and the reception-side filter unit 20 is configured by a ladder-type elastic wave filter unit. For example, the reception-side filter unit 20 may be configured by a ladder-type elastic wave filter unit, and the transmission-side filter unit 30 may be configured by a longitudinally coupled resonator type elastic wave filter unit. Moreover, each of the reception side filter part 20 and the transmission side filter part 30 may be comprised by the ladder type | mold elastic wave filter part.

上記実施形態では、フィルタチップ４１に送信側フィルタ部３０と受信側フィルタ部２０とが設けられている場合について説明した。但し、送信側フィルタ部３０が設けられているフィルタチップと、受信側フィルタ部２０が設けられているフィルタチップとを別個に実装してもよい。 In the above-described embodiment, the case where the transmission-side filter unit 30 and the reception-side filter unit 20 are provided in the filter chip 41 has been described. However, the filter chip provided with the transmission-side filter unit 30 and the filter chip provided with the reception-side filter unit 20 may be separately mounted.

１…デュプレクサ
Ｌ１，Ｌ１１，Ｌ１２…第１のインダクタ
Ｃ１…コンデンサ
Ｐ１〜Ｐ３…並列腕共振子
Ｓ１〜Ｓ４…直列腕共振子
１１…アンテナ端子
１２…送信側信号端子
１３ａ…第１の受信側信号端子
１３ｂ…第２の受信側信号端子
２０…受信側フィルタ部
２１，２２…接続点
Ｌ２１，Ｌ２２…第２のインダクタ
２３…不平衡信号端子
２４ａ…第１の平衡信号端子
２４ｂ…第２の平衡信号端子
３０…送信側フィルタ部
３１…直列腕
３１ａ…入力端子
３１ｂ…出力端子
３２〜３４…並列腕
３２ａ、３３ａ、３４ａ…接続端子
４０…チップ部品
４１…フィルタチップ
４１ａ…圧電基板
４１ｂ…電極構造
４１ｃ…第１の誘電体層
４１ｄ…第２の誘電体層
４２…セラミック基板
４２ａ…第１のセラミック基板層
４２ａ１…第１のセラミック基板層の第１の主面
４２ａ２…第１のセラミック基板層の第２の主面
４２ｂ…第２のセラミック基板層
４２ｂ１…第２のセラミック基板層の第１の主面
４２ｂ２…第２のセラミック基板層の第２の主面
４３…封止樹脂
４３ａ〜４３ｆ、４５ａ〜４５ｆ、４７ａ〜４７ｉ、６４ａ〜６４ｄ、６６ａ〜６６ｄ、６７ｅ、６８ａ〜６８ｄ、７０ａ〜７０ｄ…電極
４４ａ〜４４ｆ、４６ａ〜４６ｆ、６５ａ〜６５ｅ、６６ｅ、６７ａ〜６７ｄ、６８ｅ、６９ａ〜６９ｄ…ビアホール電極
６０…プリント配線基板
６１…第１のプリント基板層
６１ａ…第１のプリント基板層の第１の主面（プリント配線基板の実装面）
６１ｂ…第１のプリント基板層の第２の主面
６２…第２のプリント基板層
６２ａ…第２のプリント基板層の第１の主面
６２ｂ…第２のプリント基板層の第２の主面
６３…第３のプリント基板層
６３ａ…第３のプリント基板層の第１の主面
６３ｂ…第３のプリント基板層の第２の主面（プリント配線基板の裏面）
６３ｃ…レジストコート層
６６ａ１…基端部
６６ａ２…インダクタ構成部
６６ａ３…先端部
８０…基体
８０ａ…開口部
８１…支持膜
８２…圧電薄膜
８３，８４…電極DESCRIPTION OF SYMBOLS 1 ... Duplexer L1, L11, L12 ... 1st inductor C1 ... Capacitors P1-P3 ... Parallel arm resonator S1-S4 ... Series arm resonator 11 ... Antenna terminal 12 ... Transmission side signal terminal 13a ... 1st reception side signal Terminal 13b ... Second receiving side signal terminal 20 ... Receiving side filter units 21, 22 ... Connection points L21, L22 ... Second inductor 23 ... Unbalanced signal terminal 24a ... First balanced signal terminal 24b ... Second balanced Signal terminal 30 ... Transmission side filter 31 ... Series arm 31a ... Input terminal 31b ... Output terminals 32-34 ... Parallel arms 32a, 33a, 34a ... Connection terminal 40 ... Chip component 41 ... Filter chip 41a ... Piezoelectric substrate 41b ... Electrode structure 41c ... 1st dielectric layer 41d ... 2nd dielectric layer 42 ... Ceramic substrate 42a ... 1st ceramic substrate layer 42a1 ... 1st ceramic substrate layer First main surface 42a2 ... second main surface 42b of the first ceramic substrate layer ... second ceramic substrate layer 42b1 ... first main surface 42b2 of the second ceramic substrate layer ... of the second ceramic substrate layer 2nd main surface 43 ... Sealing resin 43a-43f, 45a-45f, 47a-47i, 64a-64d, 66a-66d, 67e, 68a-68d, 70a-70d ... Electrode 44a-44f, 46a-46f, 65a -65e, 66e, 67a-67d, 68e, 69a-69d ... via hole electrode 60 ... printed circuit board 61 ... first printed circuit board layer 61a ... first main surface of first printed circuit board layer (mounting of printed circuit board) surface)
61b ... the second main surface 62 of the first printed circuit board layer ... the second printed circuit board layer 62a ... the first main surface 62b of the second printed circuit board layer ... the second main surface of the second printed circuit board layer 63 ... third printed circuit board layer 63a ... first main surface 63b of third printed circuit board layer ... second main surface of third printed circuit board layer (back surface of printed wiring board)
63c ... resist coat layer 66a1 ... base end portion 66a2 ... inductor constituent portion 66a3 ... tip portion 80 ... substrate 80a ... opening portion 81 ... support film 82 ... piezoelectric thin film 83, 84 ... electrode

Claims

An antenna terminal, a transmission side signal terminal, a reception side signal terminal, a transmission side filter unit connected between the antenna terminal and the transmission side signal terminal, and the antenna terminal and the reception side signal terminal A duplexer comprising: a reception-side filter unit connected in between; and a first inductor connected to at least one of the transmission-side filter unit and the reception-side filter unit,
A chip component having a filter chip in which a part of the transmission-side filter unit and the reception-side filter unit are provided, and a ceramic substrate on which the filter chip is mounted;
A printed wiring board on which the chip component is mounted,
At least one of the transmission-side filter unit and the reception-side filter unit is connected in series between the antenna terminal and the transmission-side signal terminal or the reception-side signal terminal, and constitutes a series arm. A plurality of series arm resonators are connected between the series arm and the ground potential, and are connected in series to the parallel arm resonator in the parallel arm and the parallel arm resonator constituting the parallel arm. A ladder-type acoustic wave filter section having a second inductor,
The duplexer, wherein the second inductor is formed on the ceramic substrate, while the first inductor is formed on a portion of the printed wiring board other than the chip component mounting surface.

The duplexer according to claim 1, wherein the first inductor is formed inside the printed wiring board.

3. The duplexer according to claim 1, wherein the printed wiring board has one ground electrode formed on a mounting surface of the chip component and connected to a ground potential.

The first inductor according to any one of claims 1 to 3, wherein the first inductor is connected between a connection point between the antenna terminal and the ladder-type elastic wave filter unit and a ground potential. Duplexer.

The duplexer according to any one of claims 1 to 3, wherein the first inductor is connected between the antenna terminal and the ladder-type elastic wave filter unit.

The duplexer according to any one of claims 1 to 3, wherein the first inductor is connected between the ladder-type acoustic wave filter unit and a transmission-side signal terminal or a reception-side signal terminal. .

The duplexer according to any one of claims 1 to 3, wherein the first inductor is connected in parallel to the series arm resonator.

The duplexer according to any one of claims 1 to 7, wherein a plurality of the first inductors are provided.

The duplexer according to any one of claims 1 to 8, wherein the ladder-type elastic wave filter unit is a filter unit using a surface acoustic wave, a boundary acoustic wave, or a bulk elastic wave.

The duplexer according to any one of claims 1 to 9, wherein the printed wiring board is made of a resin.