JPWO2004079598A1 - 回路配置設計方法及びプログラム - Google Patents

Abstract

大規模集積化回路設計において、論理・実装情報を読み込み、これに従って仮想配線を行い、その結果から配線効率改善可能箇所を抽出し、配線変換、論理変換を行なって仮想的は配線変更を行ない、変更に伴う総配線量、信号伝播遅延量の変換をシミュレーションし、最終的に配線効率が改善された論理設計・実装設計を得る構成である。

Description

本発明は、回路配置設計方法及びプログラムに係り、特にＬＳＩ回路等の実装設計において効果的に設計工数を削減可能な回路設計方法及びプログラムに関する。

近年の高度の回路高集積化により、回路セル同士の結線に関する配線配置設計が回路レイアウト全体の収容性に与える影響が無視出来ない状況となってきている。そのため、極力無駄な配線を排除することによって配線の効率化を図ることの重要性が増大している。又、テクノロジの微細化に伴ってセル間配線に起因する信号伝播遅延の問題が表面化しており、配線効率の改善（配線の迂回の除去、局所的な配線集中の緩和等）はＬＳＩ回路の性能向上（動作周波数の向上）を図る上においても重要な事項となってきている。
このような課題に対し、例えば下記特許文献１では配線設計結果からその遅延時間を計算し、遅延時間短縮のためにバッファの挿入、論理変更等を行なう方法が開示されている。又特許文献２、３ではセルの駆動能力増加、リピータセルの挿入等によって信号遅延時間の短縮、信号波形の改善を行なう方法が開示されている。又特許文献４では多層基板の層間接続路削減の目的で配線交差を除去するためにピン割付変更を行なう方法が開示されている。
しかしながらこれらの技術ではいずれも最終的な実装設計を行なった後に適宜配線効率改善のための設計変更を行なう構成であるため、手戻りによる設計工数の大幅増加の問題が生ずることが考えられる。
特許文献１ 特開平５−６１９３９号公報
特許文献２ 特開２０００−３５７７４０号公報
特許文献３ 特開平７−１４９２７号公報
特許文献４ 特開平８−６９７２号公報

本発明は上記問題点に鑑み、設計工数の大幅増加無しに効率的に配線効率向上を実施可能な回路配置設計方法及びそれをコンピュータに実行させるためのプログラムを提供することを目的とする。
本発明によれば、ＬＳＩ回路設計等において詳細な実装設計の前に、自動配線設計ツール等の使用によって必要なセル配置とセル間結線を設計上で仮に実施し、その配線状態を検討して配線効率改善可能な箇所を検索し、そこで見出された配線効率改善可能箇所について必要に応じて論理変換を含む配線変更を行なって配線効率改善を図る。そして、そのようにして配線効率が改善された状態の仮設計を下に詳細な実装設計を行なう。その結果詳細な実装設計後の回路動作シミュレーションによって更に配線効率改善の必要性が生ずることによる手戻りの可能性を効果的に削減可能であり、もって手戻りによる設計変更の発生による大幅な設計工数の増大を効果的に防止可能である。

図１は、本発明の実施例による配線効率改善方法を適用可能なＬＳＩ回路設計工程の一例の概略を示すフローチャートである。
図２は図１中の実装設計段階の詳細を示すフローチャートである。
図３は本発明の実施例による配線効率改善アプリケーションソフトウェアの構成の概略を示すブロック図である。
図４は本発明の実施例による配線効率改善アプリケーションソフトウェアによる処理の概略を示すフローチャートである。
図５Ａ，５Ｂは本発明の実施例による配線効率改善方法による配線効率改善処理の一例（局部的配線変更、その１）を説明するための図である。
図６Ａ，６Ｂは本発明の実施例による配線効率改善方法による配線効率改善処理の他の例（局部的配線変更、その２）を説明するための図である。
図７Ａ，７Ｂは本発明の実施例による配線効率改善方法による配線効率改善処理の更に他の例（大局的配線変更、その１）を説明するための図である。
図８Ａ，８Ｂは本発明の実施例による配線効率改善方法による配線効率改善処理の更に他の例（大局的配線変更、その２）を説明するための図である。
図９Ａ，９Ｂ、９Ｃは本発明の実施例による配線効率改善方法による配線効率改善処理の更に他の例（大局的配線変更、その３）を説明するための図である。
図１０Ａ，１０Ｂは本発明の実施例による配線効率改善方法による配線効率改善処理の更に他の例（大局的配線変更、その４）を説明するための図である。

以下、本発明の実施例を図面に基づいて説明する。
図１は本発明を適用可能な一般的なＬＳＩ回路設計方法を示すフローチャートでる。同図中、ステップＳ１ではユーザからの依頼に従ってＬＳＩ回路の基本仕様を決定する。次のステップＳ２ではステップＳ１にて決定された仕様条件を満たす最適なアーキテクチャの検討を行なう。そしてこのようにして得られたアーキテクチャに従って論理設計（ステップＳ３）を行い、その論理に従って実装設計（ステップＳ４）を行なう。尚ここで論理設計と実装設計とは密接に関連して進めることが望ましく、相互に設計情報のフィードバックを行ないながら最適な実装設計に近づけてゆくことが望ましい。このようにして最適な実装設計が得られたらステップＳ５にて当該設計を図面化し、その設計図面に従って詳細な動作シミュレーションテスト（ステップＳ６）を行なう。
図２は図１中のステップＳ４の実装設計の工程を更に詳細に示すフローチャートである。同図中、ステップＳ１１では回路を構成する個々のセルの初期配置設計を行ない、ステップＳ１２にて上記セルの配置設計に従い、各セル間をステップＳ３の論理設計結果の内容に従って結線する設計を行なう。ステップＳ１３ではこのようにして初期設計された回路設計に従って論理シミュレーションを行ない、当該設計が上記所定の論理設計に合致しているか否かを検証する。そしてその結果問題点が発見されれば適宜ステップＳ１１，Ｓ１２に戻って初期設計の修正を行う。このようにステップＳ１１，Ｓ１２，Ｓ１３を繰り返すことによって最終的に所定の論理設計に合致した実装設計を得ると、ステップＳ１４にて当該実装設計回路のタイミング解析を含む詳細な実装設計を行なう。
このタイミング解析及び詳細設計（ステップＳ１４）ではステップＳ１１、Ｓ１２，Ｓ１３の繰り返しにて得られた初期設計データを基に実際に各回路セルとして適用する回路素子の詳細な設計データ、回路基板の製造条件等を加味し実際のＬＳＩ製造に必要な詳細な実装設計を行ない、その間、適用する配線材料の物理的特性等を考慮して動作をシミュレーションし、図１のステップＳ１にて決定された信号伝播遅延条件を含む基本仕様を満たすか否かを検証する。その結果仕様を満たさない場合、即ち、シミュレーションで得られた信号伝播遅延時間が許容遅延時間に収まらない等の場合、ステップＳ１５にて細かな修正を加える。具体的には該当する配線長を短縮し、或いはセルの駆動力を増大させる（リピータの挿入、ゲート規模の増大等）等の手法によって信号伝播遅延を短縮する。そのような修正の結果に対して再度ステップＳ１４にてタイミング解析を行なう。これらステップＳ１４、Ｓ１５を繰り返すことによって最終的に所望の仕様を満たす実装設計を得る。
ここで、ステップＳ１１、Ｓ１２の初期配置、初期配線の段階ではステップＳ１４にて行う詳細設計とは異なり、適用セルを簡易なモデルにモデル化して行うため、周知の自動配線配置ツール（アプリケーションソフトウェア）等を使用して比較的短期間で実施される。そして従来はこのような自動配置配線設計ツールを使用して得られた初期設計データに対し、ステップＳ１３にてその初期設計に問題があるか否かを設計者が目視で判定し、問題有りの場合その都度設計者がマニュアルで設計修正し、修正結果に対して更に論理シミュレーションを行なうことを繰り返して最終的に問題が無いと思われる初期設計を得た後、その結果に対してステップＳ１４のタイミング解析シミュレーションを伴う詳細な実装設計を行なっていた。そしてその結果に問題がある場合ステップＳ１５の設計修正をやはり設計者自らが行う必要がある。
しかしながらこのような従来の方法の場合、初期設計に対する設計者の目視によるチェックでは設計者の個人差による見落としが予測され、その結果としてステップＳ１４の詳細設計の段階で多数の手戻りが発生することが考えられる。そしてその場合設計やり直しに時間を要し、タイミング収束（計算で求められる信号伝播遅延時間を所望の遅延時間内に収めること）迄に相当時間を要する場合があった。そのため、設計工数、コスト増に繋がっていた。又、繰り返してタイミング解析シミュレーションを行なうとコンピュータを長時間占有することとなり、その都度大幅にＣＰＵのパワーを要していた。又、タイミング収束の目的でセルの駆動力増大のためにゲート規模の増加を行う場合その適用するチップの選定が必要となるため、そのような手間を省く目的で初期の段階で大きめのチップを選択することとなり、結果的に製品コスト増に繋がっていた。
これに対して本発明ではステップＳ１１，Ｓ１２の初期配置、初期配線段階に対して適用する自動配置配線設計ツールに本発明による配線効率改善アプリケーションソフトウェアを組み込むことにより、この段階で自動的に配線効率改善可能箇所が確実に検索され、検索結果として配線効率改善可能箇所が見出された場合にはその都度自動的に論理変換を含む設計修正が行われる。そのため迂回配線、配線量の増加等の諸問題の発生、ゲート規模の増加の必要性の発生等の種々の問題を、初期配置配線段階で解決可能となる。その結果、詳細な実装設計（ステップＳ１４）における手戻りの発生を効果的に低減可能である。
図３は、上記本発明の実施例による配線効率改善アプリケーションソフトウェアの概略構成を示し、図４は当該ソフトウェアに含まれる処理の動作フローチャートを示す。図３に示す如く同ソフトウェアは入力部１０、データ処理部２０及び出力部３０よりなる。このうち入力部１０は論理・実装情報読み込み部２１よりなり、図１のステップＳ３にて得られる論理設計情報並びに図２のステップＳ１１，Ｓ１２にて得られる初期実装設計情報とを読み込む（ステップＳ３１）。
データ処理部２０は仮想配線処理部２１、改善候補抽出部２２並びに論理フィードバック情報作成部２３よりなる。仮想配線処理部２１では、前記入力部１０によって読み込まれた論理・実装情報に配線情報が含まれていない際（ステップＳ３２のＮｏ）、ステップＳ３１にて読み込まれた情報にて示される論理回路を構成する各セル間結線用配線を仮想的に実施する（ステップＳ３３）。次に、改善候補抽出部２２では、ステップＳ３１にて読み込まれた或いはステップＳ３３にて仮想的設計により得られたセル間結線の配線内容を検討してその中に配線効率改善の余地があるか否かを判定し、ある場合該当部分を抽出する（ステップＳ３４）。
次に論理フィードバック情報作成部２３は、ステップＳ３４の結果改善箇所有りの場合（ステップＳ３５のＹｅｓ）、ステップＳ３７にて必要に応じてその部分について回路の論理を修正し、その修正内容に従って仮想配線（修正配線）処理を行い（ステップＳ３８）、結果的に配線効率改善となっているか否かを判定する（ステップＳ３９）。その結果がＮｏの場合、再度ステップＳ３５に戻り、結果的に配線効率改善となる（ステップＳ３９のＹｅｓ）迄上記処理（ステップＳ３５、Ｓ３７，Ｓ３８，Ｓ３９）を繰り返す。ステップＳ３９の結果がＹｅｓとなるとステップＳ４０にてこの場合の論理修正・仮想配線案を採用して正規の論理設計データとして格納しておく。尚、この場合の「論理の修正」は、例えば後述する図５Ａ，５Ｂ，６Ａ，６Ｂ等に示す如くのセルの接続ポートの変更（即ち局部的変更）も含むものとする。
このような処理（ステップＳ３５、Ｓ３７，Ｓ３８，Ｓ３９，Ｓ４０）を繰り返してステップＳ３４にて抽出された改善候補箇所を全て処理した後、出力部３０の論理フィードバック部３１により、ステップＳ３６にて最終的な論理設計データを出力する。即ち、ステップＳ３１にて読み込まれた論理・配置設計情報に対してステップＳ４０にて修正が加えられた内容を最終的な論理・配置設計情報として出力する。ここで出力される情報は上記の如く回路セル、配線をモデル化して行う設計にて得られる比較的簡易な設計情報であり、例えば図５Ａ乃至１０Ｂに示す如くの内容を有する。このような情報を以下単に「初期実装設計情報」と称する。
このようにして出力された初期実装設計情報は図２のステップＳ１３にて適宜再度の検証工程（例えば設計者による目視チェック等）を経る。次にそのようにして完成された初期実装設計を基に、図１４、ステップＳ１４のタイミング解析を伴う詳細設計段階を実施する。ここでは上記初期実装設計に従って実際の基板上の物理的配線を含む詳細実装設計を行い、且つその詳細設計に基づいて信号伝播遅延状況を詳細に検証する。以下は上述の如く、ステップＳ１４、Ｓ１５のループを繰り返して適宜細かな設計変更修正を加えて最終的な詳細実装設計が完成され、図１のステップＳ５にてその内容が図面化されて、最終的シミュレーションテスト（ステップＳ６）を経て製造工程へと送られることとなる。
次に図５Ａ乃至図１０Ｂを参照しながら本発明の実施例による、実際の配線効率改善配線変更処理態様例について列挙する。
図５Ａ、５Ｂは本発明の実施例による局所改善態様の一例を示す。この場合図５Ａは図４のステップＳ３１にて読み込まれた論理情報・配線情報自体或いはステップＳ３３にて仮想的に配線処理がなされた状態を示す。図５Ａの場合ポートｘ１乃至ａ２間配線とｘ２乃至ａ１間配線とが交差しており、このような交差状態の発生はセル間の論理的接続関係、セルの初期配置、セル上の各ポートの配置座標の配置関係等によって容易に予測可能である。このような配線交差状態の発生が予測される箇所を図４のステップＳ３４にて抽出し、そのような箇所についてステップＳ３７、Ｓ３８にて論理の修正（この場合出力側ＡＮＤ素子の接続ポートの変更）を行なってみて（例えば図５Ｂ）、ステップＳ３９にて上記修正の結果配線効率が改善されたか否かを検証する。即ち、具体的には総配線長が短縮されたか否かを判定する。
尚、図５Ａに示す如く配線交差が発生すると詳細な実装設計の場合には交差部にて配線ショートが発生しないように該当する配線の一部をビアを介して他の層へと移動する等の対策（即ち、迂回配線）が必要となり、その意味でも配線交差は配線効率上極力避けるべきと考えれれる。図５Ｂの状態では当該配線交差が解消すると共に総配線長も短縮され、図５Ａの状態に比して明らかに配線効率が改善されている。尚、配線交差の有無、総配線長の算出等の配線効率の評価の手法については、例えば周知のマンハッタンアーキテクチャに従った自動配線ツール上の評価機能として容易に実施可能であり、ここでは詳細な説明を省略する。
図６Ａ，６Ｂに示す態様例も同様であり、図６Ａの状態に比して図６Ｂの場合配線交差の解消と共に明らかに総配線長の短縮となり、配線効率改善が達成される。このように配線効率改善が達成される場合（ステップＳ３９のＹｅｓ）、その配線案を採用する（ステップＳ４０）。
次に図７Ａ，７Ｂ，８Ａ、８Ｂと共に、本発明の実施例による配線効率改善の大局的改善態様の例について説明する。この場合、図４のステップＳ３４では回路論理自体を組み替えても等価論理が保証される論理変更パターンを抽出する。そして抽出された論理変更パターンの接続関係、配置関係から、結果的に総配線量が削減される論理変更パターンの抽出を行う。この場合の論理変更パターンとは、図７Ａから図７Ｂへの変更，図８Ａから図８Ｂへの変更等論理式を実質的には変更せずに、総配線量が削減し得る論理変換パターンを示す。
即ち、図７Ａ，７Ｂの例では、太線矢印で示す信号伝播経路を見た場合、図７Ａでは距離的に遠いＡＮＤ素子Ａ１を経由しているために配線長が長くなり、その分信号伝播遅延が多く発生する。これに対し、図７Ｂに示す如く比較的距離の近いＡＮＤ素子Ａ２を経由するように論理変換することにより、同図に示すＡＮＤ素子Ａ３に至る回路全体としては等化論理を維持しながら該当する信号伝播経路を構成する配線長を短縮可能である。従来はこのような場合信号伝播遅延を短縮するためにはリピータを挿入する等の駆動力の増大を行なっていたが、図７Ｂに示す如くの論理変換を伴う配線変更を行なうことにより、リピータ等の素子の追加無しに総配線長の短縮を含む効果的に信号伝播遅延短縮が図れる。
又、図８Ａ，８Ｂの例では、図８Ａの状態で図中、破線で丸く囲んだ部分にて２本の配線が比較的長い距離の間近接して並走している。このような状態は実際の回路ではノイズの元となるため、避けることが望ましい。このような場合、図８Ｂに示す如くＡＮＤ素子Ａ５を追加することによって早い段階、即ち入力側のセルＸ１，Ｘ２に近い位置にて２本の配線を纏め、その後のセルＡ４迄の配線を一本化する。このような論理変換を含む配線変更により、結果的にセルＡ４に至る迄の論理を等化に維持しながら、２本の配線の長区間近接並走状態の解消と共に総配線長を効果的に短縮可能である。
このような論理変換パターンが抽出されるとステップＳ３７、Ｓ３８にて仮想で論理変換、仮想配線を行い、配線量が削減される場合（ステップＳ３９のＹｅｓ）、論理変換情報を作成する（ステップＳ４０）。尚、図中、ＡＮＤとはＡＮＤ論理素子（論理積回路）を示す。
尚、このような論理変換を含む配線効率改善処理は図１のステップＳ３の論理設計、ステップＳ４の実装設計との間の情報のやりとりを介してタイムリーに進めることが望ましい。論理設計、実装設計との間のタイムリーな情報交換によって配線効率改善処理を含めた全体の回路実装設計を効率的に進めることが可能となり、結果的に総設計時間、総設計工数の効果的短縮が可能となる。
図９Ａ乃至９Ｃは更に他の上記大局的な論理変換を含む配線効率改善態様の例を示す。即ち、この場合図９Ａに示す元の回路論理と等価な論理式を調べ、入力側セルＡ及びＢ、出力側セルＸ１及びＸ２の間の配置関係を考慮し、効果的な配線効率向上が可能となるように論理変更を行う。具体的には、図９Ａの状態を図９Ｂ又は更に図９Ｃの状態へと論理変換することにより、全体として等化な論理を維持して総配線長の削減を図ると共に構成セル数の効果的削減も果たしている。
例えば図９Ｂにて太線にて示す信号経路におけるＮＡＮＤ素子Ｎ２への入力をインバータＩ１経由であったものを図９ＣではＮＡＮＤ素子Ｎ１経由へと変更している。このように変更しても以下の論理式にて示す如く、全体的な回路論理は等化に維持されている。尚、以下の論理式中、論理式１は図９Ｂの回路論理、論理式２は図９Ｃの回路論理から図９Ｂの回路論理が導かれる様子を示す。
論理式１）

論理式２）

図１０Ａ，１０Ｂは更に他の論理変換を伴う配線効率改善のための配線変更例を示す。ここで図１０Ｂの回路は、図１０Ａに示す元の回路論理と等価な論理式を調べ、その結果に従って仮想での論理変更及び仮想配線を行なって信号伝播遅延結果を予測し、変換候補内での最適な論理構成の状態を導き出した結果得られたものである。
このように本発明の実施例では回路セルの初期配置完了後、実装配線設計を行う前にセルの配置位置と接続関係を基に仮配線処理を行い、配線効率向上（迂回の発生防止、配線混雑の緩和等）が見込まれるセルの接続関係を最終目標として論理の変換を含む配線の自動組替えを行なう。そしてその際、等価回路論理が保証される様な態様にてマクロ変換／接続変換等を行い、結果的に回路全体としての配線効率の向上を自動にて実現する。
即ち、自動配線設計ツールにて得られた図５Ａ乃至１０Ａ等に示される如くの内容の論理・配置・配線情報（初期実装設計情報）をコンピュータ上で読み込ませ、それに対して上述の本発明の実施例による配線効率改善アプリケーションにて改善候補の抽出、抽出候補に従った仮想論理変換・配線処理、その結果に対する配線効率改善効果の評価、評価結果による最適改善案の採用、採用案に従った改善内容のオペレータに対する表示、結果出力等を全てコンピュータによる自動処理で実施可能とすることが望ましい。
又、論理変換後には自動配線処理（設計上）と信号伝播遅延計算を行い、変換前、変換後の結果をグラフィカルに表示、リスト表示等を行うことが望ましい。このようにすることによって設計者たるユーザはどのように配線効率改善が行われ、どの程度の効果が得られたのかが容易に把握しやすくなる。
このようは構成とすることにより、実際の最終的な詳細な実装設計の前に配線の迂回の発生を未然に削減可能である。又、予め無駄な配線を設計上極力削減可能なため最終的な詳細な実装設計時の配線処理時間を効果的に削減可能であり、実装設計の工数が短縮され、設計のコストダウンが図れる。又、その結果同時にＬＳＩレイアウト収容性が向上し、場合によってはチップサイズを小さくすることが可能となり、更なる製造のコストダウンが図れる。更に迂回配線を削減することにより、ショート／オープン故障の発生率を下げ、歩留りの改善をも見込まれる。
即ち、本発明の実施例によれば配線効率を考慮して論理上の局所での接続関係の組替えを実施し、或いは等化論理を維持して大局的に論理変換を行い配線効率を向上させる。又、このように論理変換・配置／配線変更を行うことで得られた回路論理を実装設計情報へフィードバックして効率的な実装設計を行なうことが可能となる。更に論理変換後得られる配線、その場合の信号伝播遅延計算結果表示を行なうことによってユーザフレンドリーなシステムの構築が可能となる。尚、上記局所的配線変更とは、１段のセル間の結線を対象としており、他方、大局的な配線変更とは、複数段のセル間の結線を対象としている。
このように本発明の実施例によれば、交差配線削減による迂回配線の減少、論理変換（即ち「マクロ変換」）を実施することによる配線量削減、信号伝播遅延の短縮（スルーレート、ファンアウトの改善）、ゲート規模増加の防止（リピータ不要）、製品コスト低減、設計工数の短縮、歩留りの改善（ショート、オープンエラー発生対象の削減）等、様々な効果が見込まれる。

Claims (5)

1. 詳細な実装設計に先立ってセル配置とセル間結線配置を仮に設計した回路配置につき、当該回路配置を構成する論理の論理変換を行なうことによって配線の効率化を行なう段階よりなる回路配置設計方法。
2. 更に配置設計中の配線交差を無くすように配線設計の変更を行なう段階よりなる回路設計方法。
3. 前記論理変換は、当該論理変換によって得られる新たな論理が変換前の論理と等価となる態様にて行なう請求の範囲１又は２に記載の回路設計方法。
4. 前記配線の効率化は総配線長の削減、配線交差の除去、局所的な配線集中の除去のうちの少なくとも一つを実施する構成の請求の範囲１乃至３のうちの何れかに記載の回路設計方法。
5. コンピュータに請求の範囲１乃至４のうちの何れかに記載の回路設計方法の各段階を実行させるため命令よりなるの回路配置設計プログラム。

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