JPWO2004030191A1

JPWO2004030191A1 - Semiconductor integrated circuit device

Info

Publication number: JPWO2004030191A1
Application number: JP2004539443A
Authority: JP
Inventors: 豪一小野; 宮▲崎▼　祐行; 祐行宮▲崎▼
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-09-27
Filing date: 2002-09-27
Publication date: 2006-01-26
Also published as: TW200411670A; WO2004030191A1

Abstract

本発明は、負荷を検出し、その負荷の大きさに最適な電流供給能力に制御される正または負の高電圧を、電流供給能力に応じた消費電力で発生する半導体集積回路装置を提供する。正または負の高電圧を生成するチャージポンプと、チャージポンプを駆動するパルス信号を生成する発振器と、発振器の電源電圧を制御する電圧制御回路と、チャージポンプの負荷の大きさを検出する負荷検出回路と、チャージポンプの出力電圧を検出する電圧センサとを備える。The present invention provides a semiconductor integrated circuit device that detects a load and generates a positive or negative high voltage controlled to have a current supply capacity that is optimal for the size of the load with power consumption that corresponds to the current supply capacity. . A charge pump that generates a high positive or negative voltage, an oscillator that generates a pulse signal that drives the charge pump, a voltage control circuit that controls the power supply voltage of the oscillator, and a load detection that detects the magnitude of the load of the charge pump. A circuit and a voltage sensor for detecting the output voltage of the charge pump are provided.

Description

本発明は半導体集積回路装置に係り、特に高電圧発生回路を有する半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a high voltage generating circuit.

先ず、この明細書で参照される文献のリストを以下に示し、文献の参照は文献番号をもってすることとする。
［文献１］：特開平１０−２０８４８９号公報
［文献２］：特開平１１−１９１６１１号公報
従来、この種の従来例として文献１に開示される高電圧発生装置が知られている。この従来例は、チャージポンプの負荷が軽くなったときのリップル電圧の増大を抑制することを目的として、次のような構成が開示されている。すなわち、この高電圧発生装置はチャージポンプ、タイマ、Ａ−Ｄ変換器と電流制限回路から構成され、負荷によって昇圧能力を変化させることができる。これにより、低負荷時のリップル電圧の増大を抑制する。
次に、この高電圧発生装置の動作を簡単に述べる。タイマによりチャージポンプ動作開始から、予め設定された所定時間を計測する。その所定時間後のチャージポンプ発生電圧をＡ−Ｄ変換器に入力し、ディジタル信号に変換する。電流制限回路はこのディジタル信号を受けて、チャージポンプに供給する電流を制限する。これにより、負荷の大きさに応じて昇圧能力を変化させることが可能となる。
また、スタンバイ時のトランジスタのリーク電流を低減する従来例として、文献２に開示されている技術がある。この従来例は、チャージポンプなど高電圧発生手段により発生された高電圧を逆バイアス電圧として、ＭＯＳトランジスタの基板端子に供給している。逆バイアス印加により、トランジスタのしきい値電圧を上げることで、スタンバイ時のトランジスタのリーク電流を低減できる。
前述したように文献１に開示されるチャージポンプは、負荷の大きさに応じて昇圧能力を変化させることができるが、その昇圧能力を変化させる手段は、電流制限回路を用いて、チャージポンプに供給する電流を制限するものである。つまり、チャージポンプ自身は最大の負荷に対応した昇圧能力を実現できる能力を維持したまま動作しているが、負荷に供給する電流を絞ることにより、昇圧能力を制御しているといえる。そのため、高電圧を発生させるチャージポンプのポンピング動作で消費する電力は、負荷の大きさによらず一定である。従って、この文献１によるチャージポンプは、負荷が小さい時も、負荷が大きい時と同じ電力を消費しながら、昇圧能力を変化させていることになる。
また前述したように、文献２に開示される技術では、スタンバイ時にＭＯＳトランジスタの基板端子に逆バイアスを供給することによりスタンバイ時の電流を低減しているが、設計プロセスの微細化に伴い、ＭＯＳトランジスタの基板端子に逆バイアスを与え過ぎると、ＰＮ接合電流やＧＩＤＬ（ＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎＬｅａｋａｇｅ）電流と呼ばれるリーク電流の増大が顕著になってくる。
図２０は横軸に基板バイアスＶＢを、縦軸にドレイン電流Ｉ_Ｄをとり、ＭＯＳトランジスタがオフ状態の時のドレイン電流、すなわちＭＯＳトランジスタのリーク電流の基板バイアス依存性である。図２０では、ｖｂ１の基板バイアスを印加した時にドレイン電流Ｉ_Ｄは最小となり、ｖｂ１よりも深く逆バイアスを印加するとドレイン電流は増加に転じる。従って、スタンバイ電流を減少させるために印加する逆バイアスを深くし過ぎると、逆にスタンバイ電流は増加するという問題が発生する。First, a list of documents referred to in this specification is shown below, and reference to documents is given by document number.
[Reference 1]: Japanese Patent Application Laid-Open No. 10-208489 [Reference 2]: Japanese Patent Application Laid-Open No. 11-191611 The conventional high voltage generation device disclosed in Document 1 is known as a conventional example of this type. This conventional example discloses the following configuration for the purpose of suppressing an increase in ripple voltage when the load of the charge pump is lightened. That is, this high voltage generator is composed of a charge pump, a timer, an AD converter, and a current limiting circuit, and the boosting capability can be changed depending on the load. This suppresses an increase in ripple voltage when the load is low.
Next, the operation of this high voltage generator will be briefly described. A timer measures a preset predetermined time from the start of the charge pump operation. The charge pump generated voltage after the predetermined time is input to the AD converter and converted into a digital signal. The current limiting circuit receives the digital signal and limits the current supplied to the charge pump. This makes it possible to change the boosting ability according to the magnitude of the load.
Further, as a conventional example for reducing the leakage current of the transistor at the time of standby, there is a technique disclosed in Document 2. In this conventional example, a high voltage generated by a high voltage generating means such as a charge pump is supplied as a reverse bias voltage to a substrate terminal of a MOS transistor. By increasing the threshold voltage of the transistor by applying the reverse bias, the leakage current of the transistor during standby can be reduced.
As described above, the charge pump disclosed in Document 1 can change the boosting capability according to the size of the load. The means for changing the boosting capability is a charge pump using a current limiting circuit. It limits the current supplied. In other words, the charge pump itself operates while maintaining the capability of realizing the boosting capability corresponding to the maximum load, but it can be said that the boosting capability is controlled by limiting the current supplied to the load. Therefore, the power consumed by the pumping operation of the charge pump that generates a high voltage is constant regardless of the size of the load. Therefore, the charge pump according to Reference 1 changes the boosting capability even when the load is small while consuming the same electric power as when the load is large.
As described above, in the technique disclosed in Document 2, the standby current is reduced by supplying a reverse bias to the substrate terminal of the MOS transistor during standby. If a reverse bias is applied to the substrate terminal of the transistor too much, a leak current called a PN junction current or a GIDL (Gate Induced Drain Leakage) current increases remarkably.
FIG. 20 shows the substrate bias VB on the horizontal axis and the drain current I _D on the vertical axis, and shows the substrate bias dependency of the drain current when the MOS transistor is in the off state, that is, the leak current of the MOS transistor. In FIG. 20, when the substrate bias of vb1 is applied, the drain current I _D becomes the minimum, and when the reverse bias is applied deeper than vb1, the drain current starts to increase. Therefore, if the reverse bias applied in order to reduce the standby current is made too deep, the standby current will increase.

本発明は、上記問題を解決するためになされたものであり、負荷の小さい時は、負荷の大きい時よりも消費電力を低減しながら、負荷に対して最適な電流供給能力に制御されるチャージポンプを具備する半導体集積回路装置を提供することを目的とする。
また、ＰＮ接合電流やＧＩＤＬ電流といったリーク電流を増加させずにサブスレッショルドリーク電流を低減できるように、スタンバイ時のリーク電流低減のための最適な基板バイアスを供給できる電圧発生回路を具備する半導体集積回路装置を提供することも本発明の目的の一つである。
チャージポンプの電流供給能力Ｉ_ｃｐは、Ｉ_ｃｐ∝ｆ×Ｃ×Ｖと表される。ここで、ｆは発振器の発振周波数、Ｃはチャージポンプの容量、Ｖは発振器の発振電圧である。従って、ｆ、Ｃ、Ｖを１つまたは複数個制御することにより、チャージポンプの電流供給能力を制御できる。また、チャージポンプ回路のポンピング動作による消費電力Ｐ_ｃｐは、Ｐ_ｃｐ∝ｆ×Ｃ×Ｖ^２で表される。よって、ｆ、Ｃ、Ｖを低下させると、電流供給能力も消費電力も減少でき、逆に、ｆ、Ｃ、Ｖを増加させると、電流供給能力も消費電力も増大する。
本発明に係る半導体集積回路装置は、電源電圧をポンピングすることにより、正または負の高電圧を生成するチャージポンプと、チャージポンプの容量を駆動するパルス信号を発生する発振器と、発振器の電源電圧を制御する電圧制御回路と、チャージポンプの負荷の大きさを検出する負荷検出回路と、チャージポンプの出力電圧を検出する電圧センサとを備え、チャージポンプを、負荷検出回路で検出された負荷の大きさに最適な電流供給能力に制御すると共に、電流供給能力に応じた消費電力で、正または負の高電圧を発生することを特徴とするものである。
上記チャージポンプは、１個または複数個の容量と、容量とチャージポンプとを接続するスイッチと、このスイッチを制御する信号を発生するデコーダとからなり、スイッチの切り替えによりチャージポンプの容量の大きさを変化させることができる。
上記発振器は、ＣＭＯＳインバータ回路とＮＡＮＤ回路をループさせることにより構成され、発振器の動作及び停止を制御する機能を備え、発振電圧、あるいは発振周波数、あるいはその両方が制御される。
上記電圧制御回路は、バイアス発生回路を備え、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを電源と電圧制御回路の出力との間に並列に挿入し、バイアス発生回路の出力によりＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電圧を制御して電源電圧を降圧する回路である。
上記負荷検出回路は、チャージポンプの出力電圧を１個あるいは複数個の基準電圧と比較し、チャージポンプの出力電圧をレベル分けする比較器と、発振器のパルス信号の発振回数を計測するカウンタと、カウンタで計測されたカウント数が予め設定されたカウント数に達した時のチャージポンプの出力電圧のレベルを保持するレジスタとから構成される。
また、上記負荷検出回路は、発振器のパルス信号の発振回数を計測するカウンタと、計測されたカウント数を１個あるいは複数個の基準カウント数と比較し、計測されたカウント数をレベル分けする比較器と、チャージポンプの出力電圧が予め設定された基準電圧に達した時のカウント数のレベルを保持するレジスタとで構成しても良い。
また、本発明に係る半導体集積回路装置は、ＭＯＳトランジスタのリーク電流を検出するリーク電流検出回路と、ＣＭＯＳＬＳＩの基板端子に基板バイアス電圧を供給する基板バイアス発生回路とを備え、この基板バイアス発生回路により基板バイアスをＭＯＳトランジスタのリーク電流が最小となるように制御することを特徴とするものである。
上記リーク電流検出回路は、ゲート電圧を電源電位としたＰＭＯＳトランジスタと、ゲート電圧を接地電位としたＮＭＯＳトランジスタとを直列に接続した２個の回路と、上記基板バイアス発生回路の出力電圧と接地電位とを分圧し２種の電圧を生成する抵抗と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点電圧を比較し、それらの電圧の大小関係を出力する比較器とからなり、２個のＮＭＯＳトランジスタの基板端子に上記基板バイアス発生回路の出力電圧と接地電位とを分圧した２種の電圧をそれぞれ供給し、上記基板バイアス発生回路の出力電圧の変化に対するトランジスタのリーク電流の増減を検出するものである。
また、上記リーク電流検出回路は、ゲート電圧を電源電位としたＰＭＯＳトランジスタと、ゲート電圧を接地電位としたＮＭＯＳトランジスタとを直列に接続した２個の回路と、上記基板バイアス発生回路の出力電圧と接地電位とを分圧し２種の電圧を生成する抵抗と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点電圧を比較し、それらの電圧の大小関係を出力する比較器を備え、２個のＰＭＯＳトランジスタの基板端子に上記基板バイアス発生回路の出力電圧と電源電圧とを分圧した２種の電圧をそれぞれ供給し、上記基板バイアス発生回路の出力電圧の変化に対するトランジスタのリーク電流の増減を検出するように構成しても良い。
上記基板バイアス発生回路は、回路の動作及び停止を制御する機能を備えた発振器と、基板バイアスを発生するチャージポンプとからなり、上記リーク電流検出回路の検出結果を受けて、発振器の動作及び停止を制御してチャージポンプ動作を制御することにより、ＭＯＳトランジスタのリーク電流を最小にする基板バイアスを発生するものである。
また、本発明による半導体集積回路装置は、ＭＯＳトランジスタのリーク電流を検出するリーク電流検出回路と、高電圧を発生する高電圧発生回路と、高電圧発生回路の出力電圧を降圧し、ＣＭＯＳＬＳＩの基板端子にバイアス電圧を供給する降圧回路とを備え、この降圧回路により基板バイアスをＭＯＳトランジスタのリーク電流が最小となるように制御することを特徴とするものである。
この場合、上記リーク電流検出回路は、ゲート電圧を電源電位としたＰＭＯＳトランジスタと、ゲート電圧を接地電位としたＮＭＯＳトランジスタとを直列に接続した複数個の回路と、上記高電圧発生回路の出力電圧と接地電位とを分圧し複数種の電圧を生成する抵抗と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点の電圧を比較する比較器を複数個と、比較器の出力をエンコードするエンコーダとからなり、複数個のＮＭＯＳトランジスタの基板端子に上記高電圧発生回路の出力電圧と接地電位とを分圧して生成した複数種の電圧をそれぞれ供給してトランジスタのリーク電流を最小に制御する基板バイアスを検出する。
本発明に係る半導体集積回路装置は、正または負の高電圧を生成するチャージポンプと、チャージポンプを駆動するパルス信号を生成する発振器と、発振器の電源電圧を制御する電圧制御回路と、チャージポンプの負荷の大きさを検出する負荷検出回路と、ＭＯＳトランジスタのリーク電流を検出するリーク電流検出回路を備え、検出された負荷の大きさに最適な電流供給能力に制御し、かつＭＯＳトランジスタのリーク電流を最小に制御する正または負の基板バイアスを発生することを特徴とするものである。
上記ＭＯＳトランジスタのリーク電流は基板印加電圧に依存して増減する電流であって、ゲート、ソース間電圧をＯＶとしてトランジスタをオフ状態にした時の、サブスレッショルド電流、ＰＮ接合電流、及びＧＩＤＬ電流を含む電流である。The present invention has been made in order to solve the above problems, and when the load is small, the power consumption is reduced as compared with the case where the load is large, and the charge is controlled to the optimum current supply capacity for the load. An object is to provide a semiconductor integrated circuit device including a pump.
Further, in order to reduce the subthreshold leakage current without increasing the leakage current such as the PN junction current and the GIDL current, a semiconductor integrated circuit equipped with a voltage generation circuit capable of supplying an optimum substrate bias for reducing the leakage current in the standby state. It is also one of the objects of the present invention to provide a circuit device.
The current supply capacity I _cp of the charge pump is expressed as I _cp ∝f×C×V. Here, f is the oscillation frequency of the oscillator, C is the capacitance of the charge pump, and V is the oscillation voltage of the oscillator. Therefore, the current supply capability of the charge pump can be controlled by controlling one or more of f, C, and V. Further, the power consumption P _cp due to the pumping operation of the charge pump circuit is represented by P _cp ∝f×C×V ² . Therefore, if f, C, and V are reduced, the current supply capability and power consumption can be reduced, and conversely, if f, C, and V are increased, the current supply capability and power consumption are increased.
A semiconductor integrated circuit device according to the present invention includes a charge pump that generates a positive or negative high voltage by pumping a power supply voltage, an oscillator that generates a pulse signal that drives a capacitance of the charge pump, and a power supply voltage of the oscillator. A voltage control circuit for controlling the load pump, a load detection circuit for detecting the size of the load of the charge pump, and a voltage sensor for detecting the output voltage of the charge pump. It is characterized in that the current supply capacity is controlled to be optimal for the size, and a positive or negative high voltage is generated with power consumption according to the current supply capacity.
The charge pump includes one or a plurality of capacitors, a switch that connects the capacitors to the charge pump, and a decoder that generates a signal for controlling the switch, and the size of the charge pump can be changed by switching the switches. Can be changed.
The oscillator is configured by looping a CMOS inverter circuit and a NAND circuit, has a function of controlling the operation and stop of the oscillator, and controls an oscillation voltage, an oscillation frequency, or both.
The voltage control circuit includes a bias generation circuit, a PMOS transistor and an NMOS transistor are inserted in parallel between the power supply and the output of the voltage control circuit, and the gate voltage of the PMOS transistor and the NMOS transistor is controlled by the output of the bias generation circuit. It is a circuit that lowers the power supply voltage.
The load detection circuit includes a comparator that compares the output voltage of the charge pump with one or more reference voltages to classify the output voltage of the charge pump into levels, and a counter that measures the number of oscillations of the pulse signal of the oscillator. And a register for holding the level of the output voltage of the charge pump when the count number measured by the counter reaches a preset count number.
Further, the load detection circuit compares a counter that measures the number of oscillations of the pulse signal of the oscillator with a measured count number with one or a plurality of reference count numbers and divides the measured count number into levels. And a register that holds the level of the count number when the output voltage of the charge pump reaches a preset reference voltage.
The semiconductor integrated circuit device according to the present invention includes a leak current detection circuit for detecting a leak current of a MOS transistor and a substrate bias generation circuit for supplying a substrate bias voltage to a substrate terminal of a CMOS LSI. The circuit controls the substrate bias so that the leak current of the MOS transistor is minimized.
The leak current detection circuit includes two circuits in which a PMOS transistor having a gate voltage as a power supply potential and an NMOS transistor having a gate voltage as a ground potential are connected in series, an output voltage of the substrate bias generation circuit and a ground potential. A substrate terminal of the two NMOS transistors, which is composed of a resistor that divides and two voltages to generate two types of voltage, and a comparator that compares the connection point voltage of the PMOS transistor and the NMOS transistor and outputs the magnitude relationship of those voltages. Is supplied with two types of voltages obtained by dividing the output voltage of the substrate bias generation circuit and the ground potential, respectively, and the increase/decrease of the leak current of the transistor with respect to the change of the output voltage of the substrate bias generation circuit is detected.
The leak current detection circuit includes two circuits in which a PMOS transistor having a gate voltage as a power supply potential and an NMOS transistor having a gate voltage as a ground potential are connected in series, and an output voltage of the substrate bias generation circuit. A substrate of two PMOS transistors is provided with a resistor that divides the ground potential to generate two types of voltage and a comparator that compares the voltage at the connection point of the PMOS transistor and the NMOS transistor and outputs the magnitude relationship of those voltages. Two types of voltages obtained by dividing the output voltage of the substrate bias generation circuit and the power supply voltage are supplied to the terminals, respectively, and an increase/decrease in the leak current of the transistor with respect to a change in the output voltage of the substrate bias generation circuit is detected. You may.
The substrate bias generation circuit includes an oscillator having a function of controlling the operation and stop of the circuit, and a charge pump that generates a substrate bias, and receives the detection result of the leak current detection circuit and operates and stops the oscillator. To control the charge pump operation to generate the substrate bias that minimizes the leak current of the MOS transistor.
Further, the semiconductor integrated circuit device according to the present invention includes a leakage current detection circuit for detecting a leakage current of a MOS transistor, a high voltage generation circuit for generating a high voltage, and a step-down output voltage of the high voltage generation circuit to reduce a CMOS LSI circuit. A step-down circuit for supplying a bias voltage to the substrate terminal is provided, and the step-down circuit controls the substrate bias so that the leak current of the MOS transistor is minimized.
In this case, the leak current detection circuit includes a plurality of circuits in which a PMOS transistor having a gate voltage as a power supply potential and an NMOS transistor having a gate voltage as a ground potential are connected in series, and an output voltage of the high voltage generation circuit. And a ground potential to divide the voltage to generate a plurality of types of voltage, a plurality of comparators that compare the voltage at the connection point of the PMOS transistor and the NMOS transistor, and an encoder that encodes the output of the comparator. A plurality of types of voltages generated by dividing the output voltage of the high voltage generating circuit and the ground potential are respectively supplied to the substrate terminals of the NMOS transistors to detect the substrate bias that controls the leakage current of the transistors to the minimum.
A semiconductor integrated circuit device according to the present invention includes a charge pump that generates a positive or negative high voltage, an oscillator that generates a pulse signal that drives the charge pump, a voltage control circuit that controls a power supply voltage of the oscillator, and a charge pump. It is equipped with a load detection circuit that detects the size of the load and a leak current detection circuit that detects the leakage current of the MOS transistor. It is characterized by generating a positive or negative substrate bias that controls the current to a minimum.
The leak current of the MOS transistor is a current that increases/decreases depending on the voltage applied to the substrate. The subthreshold current, the PN junction current, and the GIDL current when the transistor is turned off by setting the gate-source voltage to OV are used. It is the current that includes.

図１は本発明の実施例１の構成を示したブロック図、
図２は図１に示したチャージポンプの構成例を示す回路図、
図３は図１に示した発振器の構成例を示す回路図、
図４は図１に示した電圧制御回路の構成例を示す図、
図５は図１に示した負荷検出回路のブロック図、
図６は実施例１のチャージポンプ回路の動作を示す波形図、
図７は図３に示した発振器の電圧−周波数特性を示す図、
図８は実施例１におけるチャージポンプの電流供給能力を示す図、
図９は実施例１のチャージポンプの別の構成例を示す回路図、
図１０は実施例１の発振器の別の構成例を示す回路図、
図１１は実施例１の変形例で用いる負荷検出回路のブロック図、
図１２は実施例１の変形例におけるチャージポンプ回路の動作を示す波形図、
図１３は本発明の実施例２の構成を示したブロック図、
図１４は図１３に示したリーク電流検出回路の構成例を示す図、
図１５は実施例２の第１変形例で用いるリーク電流検出回路の構成を示す図、
図１６は実施例２の第２変形例の構成を示したブロック図、
図１７は実施例２の第２変形例で用いるリーク電流検出回路の構成を示す図、
図１８は実施例２の第３変形例で用いるリーク電流検出回路の構成を示す図、
図１９は実施例２の第４変形例の構成を示したブロック図、
図２０はＭＯＳトランジスタのリーク電流の基板バイアス依存性を示す図である。1 is a block diagram showing a configuration of a first embodiment of the present invention,
2 is a circuit diagram showing a configuration example of the charge pump shown in FIG.
FIG. 3 is a circuit diagram showing a configuration example of the oscillator shown in FIG.
FIG. 4 is a diagram showing a configuration example of the voltage control circuit shown in FIG.
5 is a block diagram of the load detection circuit shown in FIG.
FIG. 6 is a waveform diagram showing the operation of the charge pump circuit of the first embodiment,
FIG. 7 is a diagram showing voltage-frequency characteristics of the oscillator shown in FIG.
FIG. 8 is a diagram showing the current supply capacity of the charge pump in the first embodiment,
FIG. 9 is a circuit diagram showing another configuration example of the charge pump of the first embodiment,
FIG. 10 is a circuit diagram showing another configuration example of the oscillator of the first embodiment,
FIG. 11 is a block diagram of a load detection circuit used in the modification of the first embodiment,
FIG. 12 is a waveform diagram showing the operation of the charge pump circuit in the modification of the first embodiment,
FIG. 13 is a block diagram showing the configuration of the second embodiment of the present invention,
FIG. 14 is a diagram showing a configuration example of the leak current detection circuit shown in FIG.
FIG. 15 is a diagram showing a configuration of a leak current detection circuit used in the first modification of the second embodiment,
FIG. 16 is a block diagram showing the configuration of the second modification of the second embodiment,
FIG. 17 is a diagram showing a configuration of a leak current detection circuit used in the second modification of the second embodiment,
FIG. 18 is a diagram showing a configuration of a leak current detection circuit used in a third modification of the second embodiment,
FIG. 19 is a block diagram showing the configuration of the fourth modified example of the second embodiment,
FIG. 20 is a diagram showing the substrate bias dependency of the leak current of the MOS transistor.

図１は、本発明の第１の実施例を示す図である。図１に示されるように、この半導体集積回路装置は、チャージポンプ（ＣＨＰ）１１、発振器（ＯＳＣ）１２、電圧制御回路（ＶＣＴＬ）１３、負荷検出回路（ＬＤＥＴ）１４、電圧センサ（ＶＳＥ）１５を備え、負荷１６を駆動する。
ここで、チャージポンプ１１は、図２に示すように、１個あるいは複数個の容量と、容量をチャージポンプに接続しているＭＯＳトランジスタで構成されたスイッチと、このスイッチを制御するデコーダ（ＤＥＣ）２１から構成されている。図２は、容量がＣ１，Ｃ２，Ｃ３の３個の時の例を示している。このチャージポンプは容量の値を変えることができ、図２では３段階に変更が可能である。例えば、ｖｇ信号を受けて、デコーダ２１がｖｇｃ２＝０、ｖｇｃ３＝０を出力すると、チャージポンプの容量はＣ１となり、ｖｇｃ２＝１、ｖｂｃ３＝０を出力した場合はチャージポンプの容量はＣ１＋Ｃ２となる。
発振器１２はＣＭＯＳインバータとＮＡＮＤ回路をループ状に奇数段接続して構成され、発振器の動作、及び停止を制御するｅｎ信号を備えている。図３は、発振器１２の一例であり、５段のゲートから構成される発振器である。発振器は出力にパルス信号ｃｋを発生する。
電圧制御回路１３は、図４に示すように、バイアス発生回路（ＢＶＧＥＮ）４１と、電源と電圧制御回路の出力の間に並列に挿入されたＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３で構成される。バイアス発生回路４１は、電流供給能力を決めるｖｇ信号からｖｇｐ、ｖｇｎ信号を生成し、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３を制御する。ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３のインピーダンスにより、ｖｄｄｍ電圧が電源電圧から降圧されて、決定される。
負荷検出回路１４は、図５に示されるように、チャージポンプの出力電圧ｖｂｇｎを１個あるいは複数個の基準電圧と比較し、チャージポンプ出力電圧をレベル分けする比較器（ＣＰ）６１と、発振器のパルス信号ｃｋの発振回数を計測するカウンタ（ＣＮＴ）６２と、レジスタ（ＲＧＴ）６３から構成される。レジスタ６３は、カウンタで計測されたカウント数ｃｏが予め設定されたカウント数に達した時のチャージポンプの出力電圧のレベルを保持する。
電圧センサ１５は、チャージポンプ１１の出力電圧ｖｂｇｎが設定した電圧に達したかどうかを判断する。
負荷１６は、ここではチャージポンプの負荷を抵抗成分と容量成分とで簡単に表現した。
本実施例の動作を述べる。例として電圧供給能力を３段階（大、中、小）に切り替えられ、出力電圧値として−ｖｄｄを発生するチャージポンプを考える。図６は、チャージポンプ１１が負荷１６を検出し、その負荷に最適な能力に切り替える様子を示している。図６において、縦軸にチャージポンプの出力電圧ｖｂｇｎをとり、横軸に時間ｔをとり、負荷１６が大の場合のチャージポンプ出力の特性線ａと、標準負荷の場合の特性線ｂと、負荷が小の場合の特性線ｃを示す。なお、同図において、破線はチャージポンプの切り替え制御前、実線は制御後を示し、Ｖｒｐ１はリップル電圧を示している。
発振器１２が動作し、チャージポンプ動作を開始してから、時間ＴＬまではチャージポンプ能力を中で動作させる。負荷は負荷検出回路１４で検出され、それは動作開始から時間ＴＬ後のチャージポンプの出力電圧で判断される。時間ＴＬは、カウンタ６２にて発振器１２のパルス出力ｃｋをカウントすることにより計測される。カウンタ６２は予め設定されたカウント数に達すると、ｃｏ信号を出力する。比較器６１ではチャージポンプ１１の出力電圧ｖｂｇｎが、次の（１）から（３）の範囲かどうかを判断する。
（１）ｖｂｇｎ≧−ｖｄｄ／３
（２）−２ｖｄｄ／３≦ｖｂｇｎ＜−ｖｄｄ／３
（３）ｖｂｇｎ＜−２ｖｄｄ／３
（１）の場合（図６で言えば特性線ａ）は、負荷が大きいと判断され、出力電圧ｖｇｂｎｉは３となり、（２）の場合（図６で言えば特性線ｂ）は、最適な負荷と判断され、ｖｂｇｎｉは２となり、（３）の場合（図６で言えば特性線ｃ）は、負荷が小さいと判断され、ｖｂｇｎｉは１となる。レジスタ６３の出力ｖｇは、チャージポンプの電流供給能力を決定する信号であり、能力大＝３、能力中＝２、能力小＝１である。ｖｇ信号の初期値は２であり、チャージポンプ１１は能力中で動作しているが、動作開始から時間ＴＬが経過し、レジスタ６３がｃｏ信号を入力されると、レジスタはその時の比較器６１の出力電圧ｖｂｇｎｉ信号を記憶して、電流供給能力を変化させる。チャージポンプ１１のデコーダ２１は、ｖｇ＝１が入力されると、（ｖｇｃ２，ｖｇｃ３）＝（０，０）を、ｖｇ＝２が入力されると、（ｖｇｃ２，ｖｇｃ３）＝（１，０）を、ｖｇ＝３が入力されると、（ｖｇｃ２，ｖｇｃ３）＝（１，１）を出力する。
電圧制御回路１３は、例えば、一例として次のような３段階の電圧を、ｖｇ信号に応じて出力する。電流供給能力が小の場合（ｖｇ＝１）には、ｖｇｐ＝３．３Ｖ．ｖｇｎ＝２．５Ｖを生成してｖｄｄｍは１．９５Ｖに、電流供給能力が中の場合（ｖｇ＝２）には、ｖｇｐ＝３．３Ｖ、ｖｇｎ＝３．３Ｖを生成してｖｄｄｍは２．６２Ｖに、電流供給能力が大の場合（ｖｇ＝３）には、ｖｇｐ＝ＯＶ、ｖｇｎ＝３．３Ｖを生成してｖｄｄｍは３．３Ｖに、それぞれ電源電圧Ｖｄｄ＝３．３Ｖから降圧して出力する。
図３の発振器１２は、発信器電圧Ｖｏｓｃと発信周波数ｆは、図７に示したような電圧−周波数特性を持っている。電圧制御回路１３により、発振器に供給される電圧ｖｄｄｍが変化すると、その発振周波数ｆも同時に変化する。このように発振器１２の出力の電圧、周波数、及びチャージポンプ１１の容量を変化させ、電流供給能力を制御している。そのため、本実施例の消費電力は電流供給能力に応じたものとなる。電圧センサ１５はチャージポンプの出力ｖｂｇｎ信号が−ｖｄｄより高いか低いかを判定し、ｖｂｇｎ信号が−ｖｄｄより高ければ発振器１２を動作させ、−ｖｄｄより低ければ発振器１２を停止させる。この動作により、チャージポンプの出力ｖｂｇｎ電圧は−ｖｄｄとなる。
以上のような制御を行うことにより、本実施例のチャージポンプは、時間ＴＬ後に負荷１６を検出し、検出した負荷に対して最適な電流供給能力として、例えば図８に示すような３段階の電流供給能力に自動制御される。また、その消費電力は電流供給能力に応じたものとなる。尚、正の高電圧を発生させる場合は、図９に示す出力部のダイオードＤ１，Ｄ２の接続の向きを図２の向きと逆にし、ダイオードＤ１のアノードを正の電源電圧ｖｄｄに接続した構成のチャージポンプを用いることで実現できる。
本実施例の動作例として、発振器の発振電圧、発振周波数、及びチャージポンプの容量の３つの制御手段すべてを制御した場合をあげたが、３つの制御手段のうち１つまたは２つだけを制御して、電圧供給能力を制御してもよい。発振器の発振周波数のみを制御する場合は、電圧制御回路１３を用いずに発振器１２としてＰＬＬ（ＰｈａｓｅＬｏｏｋｅｄＬｏｏｐ）回路を用い、その発振周波数を制御する。また、発振器の発振電圧のみを制御する場合は、発振器１２を図１０に示す構成にし、電圧レベル変換回路（ＬＳ）２８１の電圧を電圧制御回路１３の出力ｖｄｄｍを用いて制御する。
［変形例］
次に、本実施例の変形例について述べる。変形例は、図１と同様の構成であり、チャージポンプ１１、発振器１２、電圧制御回路１３、負荷検出回路１４、電圧センサ１５からなり、負荷１６を駆動しているが、負荷検出回路１４の構成のみが異なる。よって負荷検出方式も相違する。図１１は負荷検出回路１４の構成を示し、発振器のパルス信号ｃｋの発振回数をカウントするカウンタ（ＣＮＴ）７１と、計測されたカウント数ｃｏを１個あるいは複数個の基準カウンタと比較してカウント数をレベル分けする比較器（ＣＰ）７２と、チャージポンプ出力電圧ｖｂｇｎ信号を基準電圧と比較する比較器（ＣＰ）７３と、ｖｂｇｎ信号が予め設定された基準電圧に達した時のカウント数のレベルを保持するレジスタ（ＲＧＴ）７４から構成される。
第１の実施例との相違点である負荷検出動作について述べる。例として第１の実施例と同様に、電圧供給能力を３段階（大、中、小）に切り替えられ、出力電圧として−ｖｄｄを発生するチャージポンプを考える。
図１２は、本変形例によるチャージポンプが負荷を検出し、その負荷に最適な能力に切り替える様子を示している。図１２において、縦軸にチャージポンプの出力電圧ｖｂｇｎをとり、横軸にはカウンタのカウント数が示す時間ＴＣをとり、負荷１６が大の場合のチャージポンプ出力の特性線ａと、標準負荷の場合の特性線ｂと、負荷が小の場合の特性線ｃを示す。なお、同図において、破線はチャージポンプの切り替え制御前、実線は制御後を示している。
発振器１２が動作し、チャージポンプ動作を開始してからチャージポンプ１１の出力ｖｂｇｎ信号が−ｖｄｄ／２に達するまでは、チャージポンプ能力を中で動作させる。負荷は、負荷検出回路１４で検出され、それはｖｂｇｎ信号が−ｖｄｄ／２に達したときの時間で判断される。チャージポンプの出力ｖｂｇｎ信号が−ｖｄｄ／２に達するまでの時間は、発振器１２のパルス信号ｃｋの発振回数をカウンタ７１でカウントすることにより計測して、その値ｃｏを比較器７２に送る。
比較器７２では、カウンタ７１のカウント数ｃｏが示す時間ＴＣが、次の（１）から（３）のどの条件に合致するかを判定する。
（１）ＴＣ≦Ｔ１
（２）Ｔ１＜ＴＣ≦Ｔ２
（３）Ｔ２＜ＴＣ
（１）の場合（図１２で言えば特性線ｃ）は、負荷が小さいと判断され、比較器７２の出力ｃｏｉは１となり、（２）の場合（図１２で言えば特性線ｂ）は、最適な負荷と判断され、出力ｃｏｉは２となり、（３）の場合（図１７で言えば特性線ａ）は、負荷が大きいと判断され、出力ｃｏｉは３となる。比較器７３は、チャージポンプ出力ｖｂｇｎが−ｖｄｄ／２に達するとレジスタ７４にｖｂｇｃ信号を出力する。
レジスタ７４の出力ｖｇは、チャージポンプの電流供給能力を決定する信号であり、能力大＝３、能力中＝２、能力小＝１である。レジスタ７４の初期値は２であり、チャージポンプ１１は能力中で動作しているが、チャージポンプ出力ｖｂｇｎ信号が−ｖｄｄ／２に達し、比較器７３出力ｖｂｇｃ信号がレジスタ７４に入力されると、レジスタはその時の比較器７２の出力ｃｏｉの値を記憶し、電流供給能力を変化させる。検出されたｖｇ信号を用いて、高電圧を発生させる方法は第１の実施例と同様である。
また、本変形例の消費電力は電流供給能力に応じたものとなる。以上のような制御を行うことにより、本変形例のチャージポンプは、チャージポンプ出力信号が−ｖｄｄ／２に達した時に負荷を検出し、検出した負荷に対して最適な電流供給能力として例えば図８に示すような大（Ｌ）、中（Ｍ）、小（Ｓ）の３段階の電流供給能力に自動制御される。また、その消費電力は電流供給能力に応じたものとなる。なお、正の高電圧を発生させる場合は、図９に示すチャージポンプ１１を用いることで実現できる。
本変形例の動作例として、発振器の発振電圧、発振周波数、及びチャージポンプの容量の３つの制御手段すべてを制御した場合をあげたが、実施例１で述べたと同様に３つの制御手段のうち１つまたは２つだけを制御して、電圧供給能力を制御してもよい。発振器の発振周波数のみを制御する場合は、電圧制御回路１３を用いずに発振器１２としてＰＬＬ（ＰｈａｓｅＬｏｏｋｅｄＬｏｏｐ）回路を用い、その発振周波数を制御する。また、発振器の発振電圧のみを制御する場合は、発振器１２を図１０に示す構成にし、電圧レベル変換回路（ＬＳ）２８１の電圧を電圧制御回路１３の出力ｖｄｄｍを用いて制御する。FIG. 1 is a diagram showing a first embodiment of the present invention. As shown in FIG. 1, this semiconductor integrated circuit device includes a charge pump (CHP) 11, an oscillator (OSC) 12, a voltage control circuit (VCTL) 13, a load detection circuit (LDET) 14, and a voltage sensor (VSE) 15. And drives the load 16.
Here, as shown in FIG. 2, the charge pump 11 includes one or a plurality of capacitors, a switch composed of a MOS transistor connecting the capacitors to the charge pump, and a decoder (DEC) for controlling the switch. )21. FIG. 2 shows an example when there are three capacitors C1, C2 and C3. This charge pump can change the capacitance value, and can be changed in three steps in FIG. For example, when the decoder 21 receives vg signal and outputs vgc2=0 and vgc3=0, the capacity of the charge pump becomes C1, and when vgc2=1 and vbc3=0 is output, the capacity of the charge pump becomes C1+C2. ..
The oscillator 12 is configured by connecting a CMOS inverter and a NAND circuit in an odd number of stages in a loop, and has an en signal for controlling the operation and stop of the oscillator. FIG. 3 is an example of the oscillator 12 and is an oscillator including five stages of gates. The oscillator produces a pulse signal ck at its output.
As shown in FIG. 4, the voltage control circuit 13 includes a bias generation circuit (BVGEN) 41, and a PMOS transistor 42 and an NMOS transistor 43 which are inserted in parallel between the power supply and the output of the voltage control circuit. The bias generation circuit 41 generates vgp and vgn signals from the vg signal that determines the current supply capacity, and controls the PMOS transistor 42 and the NMOS transistor 43. Due to the impedances of the PMOS transistor 42 and the NMOS transistor 43, the vddm voltage is stepped down from the power supply voltage and determined.
As shown in FIG. 5, the load detection circuit 14 compares the output voltage vbgn of the charge pump with one or more reference voltages and divides the charge pump output voltage into levels by a comparator (CP) 61 and an oscillator. A counter (CNT) 62 for measuring the number of oscillations of the pulse signal ck and a register (RGT) 63. The register 63 holds the level of the output voltage of the charge pump when the count number co measured by the counter reaches a preset count number.
The voltage sensor 15 determines whether the output voltage vbgn of the charge pump 11 has reached the set voltage.
As the load 16, the load of the charge pump is simply represented here by a resistance component and a capacitance component.
The operation of this embodiment will be described. As an example, consider a charge pump that can switch the voltage supply capability in three stages (large, medium, and small) and generate −vdd as an output voltage value. FIG. 6 shows how the charge pump 11 detects the load 16 and switches to the optimum capacity for the load. In FIG. 6, the vertical axis represents the output voltage vbgn of the charge pump, the horizontal axis represents time t, and a characteristic line a of the charge pump output when the load 16 is large and a characteristic line b when the load is standard, A characteristic line c when the load is small is shown. In the figure, the broken line indicates before the charge pump switching control, the solid line indicates after the control, and Vrp1 indicates the ripple voltage.
After the oscillator 12 operates and the charge pump operation is started, the charge pump capability is operated in the time TL. The load is detected by the load detection circuit 14, which is determined by the output voltage of the charge pump after a time TL from the start of the operation. The time TL is measured by counting the pulse output ck of the oscillator 12 with the counter 62. When the counter 62 reaches a preset count number, it outputs the co signal. The comparator 61 determines whether the output voltage vbgn of the charge pump 11 is in the following range (1) to (3).
(1) vbgn≧−vdd/3
(2)-2vdd/3≦vbgn<−vdd/3
(3) vbgn<-2vdd/3
In the case of (1) (characteristic line a in FIG. 6), it is determined that the load is large, and the output voltage vgbni becomes 3, and in the case of (2) (characteristic line b in FIG. 6), the optimum load is obtained. It is determined that the load is present, and vbgni becomes 2, and in the case of (3) (characteristic line c in FIG. 6), it is determined that the load is small, and vbgni becomes 1. The output vg of the register 63 is a signal that determines the current supply capacity of the charge pump, and is large capacity=3, medium capacity=2, and small capacity=1. The initial value of the vg signal is 2, and the charge pump 11 is operating in the capacity. However, when the time TL has elapsed from the start of the operation and the register 63 receives the co signal, the register is in the comparator 61 at that time. The output voltage vbgni signal is stored and the current supply capability is changed. The decoder 21 of the charge pump 11 receives (vgc2, vgc3)=(0, 0) when vg=1 is input, and (vgc2, vgc3)= (1, 0) when vg=2 is input. When vg=3 is input, (vgc2,vgc3)=(1,1) is output.
For example, the voltage control circuit 13 outputs, for example, the following three-stage voltages according to the vg signal. When the current supply capacity is small (vg=1), vgp=3.3V. When vgn=2.5V is generated and vddm is 1.95V, when the current supply capacity is medium (vg=2), vgp=3.3V and vgn=3.3V are generated and vddm is 2. When the current supply capacity is large at 62V (vg=3), vgp=OV and vgn=3.3V are generated, and vddm is stepped down from 3.3V to the power supply voltage Vdd=3.3V. Output.
In the oscillator 12 of FIG. 3, the oscillator voltage Vosc and the oscillation frequency f have the voltage-frequency characteristics as shown in FIG. When the voltage vddm supplied to the oscillator changes due to the voltage control circuit 13, the oscillation frequency f also changes at the same time. In this way, the voltage and frequency of the output of the oscillator 12 and the capacity of the charge pump 11 are changed to control the current supply capacity. Therefore, the power consumption of this embodiment depends on the current supply capacity. The voltage sensor 15 determines whether the output vbgn signal of the charge pump is higher or lower than -vdd. If the vbgn signal is higher than -vdd, the oscillator 12 is operated, and if lower than -vdd, the oscillator 12 is stopped. By this operation, the output vbgn voltage of the charge pump becomes -vdd.
By performing the control as described above, the charge pump of the present embodiment detects the load 16 after the time TL, and sets the optimum current supply capacity for the detected load to three levels as shown in FIG. 8, for example. It is automatically controlled by the current supply capacity. The power consumption depends on the current supply capacity. In the case where a positive high voltage is generated, the direction of connection of the diodes D1 and D2 in the output section shown in FIG. 9 is opposite to that shown in FIG. 2, and the anode of the diode D1 is connected to the positive power supply voltage vdd. It can be realized by using the charge pump of.
As an operation example of the present embodiment, the case where all three control means of the oscillation voltage of the oscillator, the oscillation frequency, and the capacity of the charge pump are controlled has been described, but only one or two of the three control means are controlled. Then, the voltage supply capacity may be controlled. When controlling only the oscillation frequency of the oscillator, a PLL (Phase Looked Loop) circuit is used as the oscillator 12 without using the voltage control circuit 13, and the oscillation frequency is controlled. When controlling only the oscillation voltage of the oscillator, the oscillator 12 is configured as shown in FIG. 10 and the voltage of the voltage level conversion circuit (LS) 281 is controlled by using the output vddm of the voltage control circuit 13.
[Modification]
Next, a modification of this embodiment will be described. The modification has the same configuration as that of FIG. 1 and includes a charge pump 11, an oscillator 12, a voltage control circuit 13, a load detection circuit 14, and a voltage sensor 15, and drives a load 16. Only the configuration is different. Therefore, the load detection method is also different. FIG. 11 shows the configuration of the load detection circuit 14, which includes a counter (CNT) 71 that counts the number of oscillations of the pulse signal ck of the oscillator, and the measured count number co by comparing it with one or more reference counters. A comparator (CP) 72 for dividing the number into levels, a comparator (CP) 73 for comparing the charge pump output voltage vbgn signal with a reference voltage, and a count number when the vbgn signal reaches a preset reference voltage. It is composed of a register (RGT) 74 for holding a level.
A load detecting operation which is a difference from the first embodiment will be described. As an example, let us consider a charge pump in which the voltage supply capability is switched to three levels (large, medium, and small), and -vdd is generated as the output voltage, as in the first embodiment.
FIG. 12 shows how the charge pump according to the present modification detects a load and switches to the optimum capacity for the load. In FIG. 12, the vertical axis represents the output voltage vbgn of the charge pump, the horizontal axis represents the time TC indicated by the count number of the counter, and the characteristic line a of the charge pump output when the load 16 is large and the standard load A characteristic line b in the case and a characteristic line c in the case where the load is small are shown. In the figure, the broken line shows before charge pump switching control, and the solid line shows after control.
After the oscillator 12 operates and starts the charge pump operation, until the output vbgn signal of the charge pump 11 reaches -vdd/2, the charge pump capacity is operated inside. The load is detected by the load detection circuit 14, which is determined by the time when the vbgn signal reaches -vdd/2. The time until the output vbgn signal of the charge pump reaches −vdd/2 is measured by counting the number of oscillations of the pulse signal ck of the oscillator 12 with the counter 71, and the value co is sent to the comparator 72.
The comparator 72 determines which of the following conditions (1) to (3) the time TC indicated by the count number co of the counter 71 matches.
(1) TC≦T1
(2) T1<TC≦T2
(3) T2<TC
In the case of (1) (characteristic line c in FIG. 12), the load is determined to be small, the output coi of the comparator 72 becomes 1, and in the case of (2) (characteristic line b in FIG. 12). The load is determined to be optimum, the output coi is 2, and in the case of (3) (characteristic line a in FIG. 17), the load is determined to be large, and the output coi is 3. The comparator 73 outputs the vbgc signal to the register 74 when the charge pump output vbgn reaches -vdd/2.
The output vg of the register 74 is a signal that determines the current supply capability of the charge pump, and the high capability=3, the medium capability=2, and the low capability=1. The initial value of the register 74 is 2, and the charge pump 11 is operating in the capacity, but when the charge pump output vbgn signal reaches -vdd/2 and the comparator 73 output vbgc signal is input to the register 74. The register stores the value of the output coi of the comparator 72 at that time, and changes the current supply capacity. The method of generating a high voltage using the detected vg signal is the same as in the first embodiment.
In addition, the power consumption of this modified example depends on the current supply capacity. By performing the control as described above, the charge pump of the present modification detects the load when the charge pump output signal reaches −vdd/2, and as an optimum current supply capability for the detected load, for example, as shown in FIG. As shown in FIG. 8, the current is controlled automatically in three levels of current supply capacity of large (L), medium (M), and small (S). The power consumption depends on the current supply capacity. Note that the case of generating a positive high voltage can be realized by using the charge pump 11 shown in FIG.
As an operation example of this modification, the case where all three control means of the oscillation voltage of the oscillator, the oscillation frequency, and the capacitance of the charge pump are controlled has been described, but among the three control means as described in the first embodiment. The voltage supply capability may be controlled by controlling only one or two. When controlling only the oscillation frequency of the oscillator, a PLL (Phase Looked Loop) circuit is used as the oscillator 12 without using the voltage control circuit 13, and the oscillation frequency is controlled. When controlling only the oscillation voltage of the oscillator, the oscillator 12 is configured as shown in FIG. 10 and the voltage of the voltage level conversion circuit (LS) 281 is controlled by using the output vddm of the voltage control circuit 13.

図１３は、本発明の第２の実施例を示す図である。本実施例の半導体集積回路装置は、ＭＯＳトランジスタのリーク電流を最小にする基板バイアスとして用いられる所望の負の高電圧を発生する。図１３に示されるように、ＭＯＳトランジスタのリーク電流を検出するリーク電流検出回路（ＬＫＤＥＴ）８１と、基板バイアス発生回路（ＶＢＧＥＮ）８２から構成される。リーク電流検出回路８１は、図１４に示されるようにゲート電圧を電源電位ＶｄｄとしたＰＭＯＳトランジスタと、ゲート電圧を接地電位ＶＳＳとしたＮＭＯＳトランジスタとを直列に接続した２個の回路９１、回路９２と、基板バイアス発生回路８２の出力ｖｂｇｎと接地電位とを分圧し、２種の電圧を生成する抵抗９４、抵抗９５と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点の電圧を比較する比較器（ＣＰ）９３とから構成される。抵抗９４と抵抗９５によって分圧された電圧は、それぞれ回路９１と回路９２のＮＭＯＳトランジスタの基板端子に入力される。
基板バイアス発生回路８２は、図１において電圧制御回路１３、負荷検出回路１４、電圧センサ１５、負荷１６を除いた構成、すなわち、チャージポンプ１１と発振器１２から構成されている。チャージポンプ１１としては第１の実施例で述べた図２の構成を用いることができる。発振器１２は、発振の動作及び停止をｅｎ信号により制御される。発振器１２としては、第１の実施例で述べた図３の構成を用いることができる。チャージポンプ１１はパルス信号ｃｋを受けて動作し、基板バイアスを発生する。発振器１２の動作及び停止を制御することにより、チャージポンプ１１は所望の負の高電圧を発生することができる。
本実施例の動作を説明する。リーク電流検出回路８１でＭＯＳトランジスタのリーク電流が検出される。ＭＯＳトランジスタのリーク電流検出方法は以下の通りである。リーク電流検出回路８１の回路９１に入力される電圧は、常に回路９２に入力される電圧より高い電圧となっている。よって、図２０のＭＯＳトランジスタのリーク電流の基板バイアス依存性より、基板バイアス発生回路８２の出力ｖｂｇｎがＯＶからｖｂ１までの間は、回路９１の出力電圧の方が回路９２の出力電圧より低い。しかし、さらに出力ｖｂｇｎ電圧が低下してｖｂ１以下になると、逆に回路９１の出力電圧の方が回路９２の出力電圧より高くなる。比較器９３は、回路９１と回路９２の関係が逆転するところを判定し、その結果を基板バイアス発生回路８２に出力し、リーク電流が最小となる基板バイアスを検出する。基板バイアス発生回路８２は、リーク電流検出回路８１の出力であるｅｎ信号を受けて、発振器１２の動作及び停止を制御することにより、基板バイアスｖｂｇｎを発生する。
以上の動作により、本実施例はＭＯＳトランジスタのリーク電流を最小にする基板バイアスを発生することができる。本実施例は、ＮＭＯＳ基板電圧を制御するため、Ｐウェルが分離されている必要があるが、それは例えば、Ｐ基板にアイソレーション用のＮ型ウエルを形成し、更にこのアイソレーション用のＮ型ウエル内に、ＮＭＯＳ用のＰウエルとＰＭＯＳ用のＮウエルを形成したトリプルウェル構造、或いは、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）構造といった周知のアイソレーション構造で実現可能である。
［第１変形例］
次に、本実施例の第１変形例について述べる。第１変形例は、ＭＯＳトランジスタのリーク電流を最小にする基板バイアスとして用いられる所望の正の高電圧を発生する場合である。
図１３と同様に、基板バイアス発生回路８２とリーク電流検出回路８１とから構成されるが、正の高電圧を生成するために基板バイアス発生回路８２を構成するチャージポンプ１１としては、図９に示した構成のチャージポンプを用いる。基板バイアス発生回路８２の出力は、ｖｂｇｐとする。
リーク電流検出回路８１の具体的回路構成は、図１５に示されるようにゲート電圧を電源電位ＶｄｄとしたＰＭＯＳトランジスタと、ゲート電圧を接地電位ＶＳＳとしたＮＭＯＳトランジスタとを直列に接続した２個の回路２４１、回路２４２と、基板バイアス発生回路８２の出力ｖｂｇｐと電源電位とを分圧し、２種の電圧を生成する抵抗２４４、抵抗２４５と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点の電圧を比較する比較器（ＣＰ）２４３とから構成される。抵抗２４４と抵抗２４５によって分圧された電圧は、それぞれ回路２４１と回路２４２のＰＭＯＳトランジスタの基板端子に入力される。
ＭＯＳトランジスタのリーク電流を検出する方法は、第２の実施例と同様に、基板バイアス回路の出力ｖｂｇｐの変化に対して回路２４１と回路２４２の出力電圧の大小関係が反転する電圧を検出する。この検出結果を基板バイアス発生回路８２に出力し、基板バイアス発生回路８２はＭＯＳトランジスタのリーク電流を最小にする基板バイアスとして正の高電圧ｖｂｇｐを発生する。本変形例は、ＰＭＯＳ基板電圧を制御するため、Ｎウェルが分離されていればよいから、トリプルウェル構造、ＳＯＩ構造、Ｐ基板にＰＭＯＳ用のＮウェルを形成した構造、或いはＰ基板にＰＭＯＳ用のＮウェルとＮＭＯＳ用のＰウェルを形成した２重ウェル構造で実現可能である。
［第２変形例］
更に、本実施例の第２変形例について述べる。第２変形例は、ＭＯＳトランジスタのリーク電流を最小にする基板バイアスとして用いられる所望の負の高電圧を発生する場合の別の構成である。
第２変形例の構成は、図１６に示すように、高電圧を発生する高電圧発生回路（ＨＶＧＥＮ）１２１と、ＭＯＳトランジスタのリーク電流を検出するリーク電流検出回路（ＬＫＤＥＴ）１２２と、高電圧発生回路１２１の出力ｖｂｇｎｈを降圧する降圧回路（ＶＲＥＧ）１２３とから構成される。
図１７に示すように、リーク電流検出回路１２２は、ゲート電圧を電源電位ＶｄｄとしたＰＭＯＳトランジスタと、ゲート電圧を接地電位ＶＳＳとしたＮＭＯＳトランジスタとを直列に接続したＮ個の回路（ＣＫＴ_１〜ＣＫＴ_Ｎ）１０１と、Ｎ−１個の比較器（ＣＰ_１〜ＣＰ_Ｎ−１）１０２と、高電圧発生回路１２１の出力電圧ｖｂｇｎｈと接地電圧ＶＳＳとを分圧する抵抗１０４と、比較器１０２の出力をエンコードするエンコーダ（ＥＮＣ）１０３から構成される。
回路１０１の各ＮＭＯＳトランジスタの基板端子には、抵抗１０４にて分圧された電圧がそれぞれ入力される。比較器１０２は、回路１０１内の隣合う２つの回路の出力電圧を比較し、比較した２つの回路の番号の若い方の出力電圧がもう一方の出力電圧より低ければ０を出力し、逆に番号の若い回路の出力電圧が高ければ１を出力する。
ここで、ＭＯＳトランジスタのリーク電流は、図２０に示すような特性を持っているから、比較器１０２は、比較器１から比較器Ｘ（０＜Ｘ＜Ｎ）までは０を出力し、リーク電流特性が逆転した回路を比較した比較器Ｘ＋１から比較器Ｎまでは１を出力する。
エンコーダ１０３は、比較器１０２の出力をエンコードし、０からＮまでの値をｅｎ信号として出力する。ｅｎ信号は検出したＭＯＳトランジスタのリーク電流情報を持った信号である。高電圧発生回路１２１は、負の高電圧を発生する。高電圧発生回路１２１の構成としては、例えば、図２の構成のチャージポンプを用いることができる。降圧回路１２３は、Ｎ段階に降圧する能力を持っており、ｅｎ信号を受けて、高電圧発生回路１２１で生成された負の高電圧ｖｂｇｎｈ信号をｅｎ信号に応じた電圧に降圧し、ｖｂｇｎ信号として出力する。例えば、降圧回路１２３の構成としては、ＤＣ−ＤＣコンバータやシリーズレギュレータがある。
以上の動作により、本変形例はＭＯＳトランジスタのリーク電流を最小にする基板バイアスとして用いられる所望の負の高電圧を発生する。尚、本変形例では高電圧発生回路１２１を用いずに、外部から直接高電圧を入力してもよい。本変形例の半導体集積回路装置も、図１３の構成と同様にＮＭＯＳ基板電圧を制御するため、Ｐウェルが分離されている必要があり、トリプルウェル構造或いはＳＯＩ構造を用いて実現できる。
［第３変形例］
また更に、本実施例の第３変形例について述べる。第３変形例は、ＭＯＳトランジスタのリーグ電流を最小にする基板バイアスとして用いられる所望の正の高電圧を発生する場合の別の構成である。
ブロック構成は図１６と同じであり、高電圧を発生する高電圧発生回路１２１と、ＭＯＳトランジスタのリーク電流を検出するリーク電流検出回路１２２と、高電圧発生回路１２１の出力を降圧する降圧回路１２３とから構成されるが、高電圧発生回路１２１としては正の高電圧を生成するために、例えば、図９に示した構成のチャージポンプを用いる。高電圧発生回路１２１の出力は、ｖｂｇｐｈとする。
図１８に示すようにリーク電流検出回路１２２は、ゲート電圧を電源電位ＶｄｄとしたＰＭＯＳトランジスタと、ゲート電圧を接地電位ＶＳＳとしたＮＭＯＳトランジスタとを直列に接続したＮ個の回路（ＣＫＴ_１〜ＣＫＴ_Ｎ）２６１と、Ｎ−１個の比較器（ＣＰ_１〜ＣＰ_Ｎ−１）２６２と、高電圧発生回路１２１の出力電圧ｖｂｇｐｈと電源電圧とを分圧する抵抗２６４と、比較器２６２の出力をエンコードするエンコーダ２６３とから構成される。回路２６１の各ＰＭＯＳトランジスタの基板端子には、抵抗２６４にて分圧された電圧がそれぞれ入力される。比較器２６２は、回路２６１内の隣合う２つの回路の出力電圧を比較し、比較した２つの回路の番号の若い方の出力電圧がもう一方の出力電圧より高ければ、０を出力し、逆に番号の若い回路の出力電圧が低ければ、１を出力する。
ここで、ＭＯＳトランジスタのリーク電流は、図２０に示すようなリーク特性を持っているから、比較器２６２は、比較器１から比較器Ｘ（０＜Ｘ＜Ｎ）までは０を出力し、リーク電流特性が逆転した回路を比較した比較器Ｘ＋１から比較器Ｎまでは１を出力する。
エンコーダ２６３は、比較器２６２の出力をエンコードし、０からＮまでの値をｅｎ信号として出力する。ｅｎ信号は検出したＭＯＳトランジスタのリーク電流情報を持った信号である。降圧回路１２３は、Ｎ段階に降圧する能力を持っており、ｅｎ信号を受けて、高電圧発生回路１２１で生成された正の高電圧ｖｂｇｐｈ信号をｅｎ信号に応じた電圧に降圧し、ｖｂｇｐ信号として出力する。
以上の動作により、本変形例はＭＯＳトランジスタのリーク電流を最小にする基板バイアスとして用いられる所望の正の高電圧を発生する。尚、本変形例でも高電圧発生回路１２１を用いずに、外部から直接高電圧を入力してもよい。本変形例は、ＰＭＯＳ基板電圧を制御するため、Ｎウェルが分離されていればよいから、トリプルウェル構造、ＳＯＩ構造、或いは２重ウェル構造で実現可能である。
［第４変形例］
更に、本実施例の第４変形例について図１９を用いて述べる。第４変形例は、検出された負荷の大きさに最適な電流供給能力に制御し、かつＭＯＳトランジスタのリーク電流を最小に制御する基板バイアスとして、正または負の高電圧を発生する。本変形例は図１９に示されるように、チャージポンプ（ＣＨＰ）１１、発振器（ＯＳＣ）１２、電圧制御回路（ＶＣＴＬ）１３、負荷検出回路（ＬＤＥＴ）１４、リーク電流検出回路（ＬＫＤＥＴ）８１を備え、負荷１６を駆動する。本変形例は、図１に示した第１の実施例の電圧センサ（ＶＳＥ）１５を、図１３に示した第２の実施例で述べたリーク電流検出回路８１に置き換えたものであり、リーク電流検出回路８１以外の回路動作は第１の実施例と同様である。
図１９の、チャージポンプ１１、発振器１２、電圧制御回路１３、負荷検出回路１４の動作により、第１の実施例で述べたように、負荷を検出し、その検出された負荷の大きさに最適な電流供給能力に制御される。さらに、本実施例で説明したように、リーク電流検出回路８１でリーク電流が検出され、リーク電流情報を持ったｅｎ信号を出力する。このｅｎ信号を用いることにより、本変形例では、検出された負荷の大きさに最適な電流供給能力に制御し、かつＭＯＳトランジスタのリーク電流を最小に制御する基板バイアスとして、正または負の高電圧を発生する。FIG. 13 is a diagram showing a second embodiment of the present invention. The semiconductor integrated circuit device of this embodiment generates a desired negative high voltage used as a substrate bias that minimizes the leak current of a MOS transistor. As shown in FIG. 13, it is composed of a leak current detection circuit (LKDET) 81 for detecting the leak current of the MOS transistor and a substrate bias generation circuit (VBGEN) 82. The leak current detection circuit 81 includes two circuits 91 and 92 in which a PMOS transistor having a gate voltage of a power supply potential Vdd and an NMOS transistor having a gate voltage of a ground potential VSS are connected in series as shown in FIG. And a comparator (CP) that compares the voltage at the connection point between the PMOS transistor and the NMOS transistor with the resistance 94 and the resistance 95 that generate two kinds of voltages by dividing the output vbgn of the substrate bias generation circuit 82 and the ground potential. And 93. The voltages divided by the resistors 94 and 95 are input to the substrate terminals of the NMOS transistors of the circuits 91 and 92, respectively.
The substrate bias generation circuit 82 is configured by excluding the voltage control circuit 13, the load detection circuit 14, the voltage sensor 15, and the load 16 in FIG. 1, that is, the charge pump 11 and the oscillator 12. As the charge pump 11, the structure of FIG. 2 described in the first embodiment can be used. The oscillator 12 is controlled by the en signal to start and stop the oscillation. As the oscillator 12, the configuration of FIG. 3 described in the first embodiment can be used. The charge pump 11 operates by receiving the pulse signal ck and generates a substrate bias. By controlling the operation and stop of the oscillator 12, the charge pump 11 can generate a desired negative high voltage.
The operation of this embodiment will be described. The leak current detection circuit 81 detects the leak current of the MOS transistor. The leak current detection method of the MOS transistor is as follows. The voltage input to the circuit 91 of the leak current detection circuit 81 is always higher than the voltage input to the circuit 92. Therefore, due to the substrate bias dependency of the leak current of the MOS transistor of FIG. 20, the output voltage of the circuit 91 is lower than the output voltage of the circuit 92 while the output vbgn of the substrate bias generation circuit 82 is from OV to vb1. However, when the output vbgn voltage further decreases and becomes vb1 or less, the output voltage of the circuit 91 becomes higher than the output voltage of the circuit 92. The comparator 93 determines that the relationship between the circuit 91 and the circuit 92 is reversed, outputs the result to the substrate bias generation circuit 82, and detects the substrate bias that minimizes the leak current. The substrate bias generation circuit 82 receives the en signal output from the leak current detection circuit 81 and controls the operation and stop of the oscillator 12 to generate the substrate bias vbgn.
With the above operation, the present embodiment can generate the substrate bias that minimizes the leak current of the MOS transistor. In this embodiment, the P-well needs to be isolated in order to control the NMOS substrate voltage. For example, it is possible to form an N-type well for isolation on the P-substrate and further to form the N-type well for isolation. This can be realized by a well-known isolation structure such as a triple well structure in which a P well for NMOS and an N well for PMOS are formed in the well, or an SOI (Silicon on Insulator) structure.
[First Modification]
Next, a first modification of this embodiment will be described. The first modification is a case where a desired positive high voltage used as a substrate bias that minimizes the leak current of a MOS transistor is generated.
Similar to FIG. 13, it is composed of a substrate bias generating circuit 82 and a leak current detecting circuit 81. However, the charge pump 11 constituting the substrate bias generating circuit 82 for generating a positive high voltage is shown in FIG. The charge pump having the configuration shown is used. The output of the substrate bias generating circuit 82 is vbgp.
The concrete circuit configuration of the leak current detection circuit 81 is, as shown in FIG. 15, two PMOS transistors having a gate voltage of the power supply potential Vdd and two NMOS transistors having a gate voltage of the ground potential VSS connected in series. The circuits 241 and 242 are compared with the voltage at the connection point between the PMOS transistor and the NMOS transistor, and the voltage at the connection point of the PMOS transistor and the NMOS transistor, which divides the output vbgp of the substrate bias generation circuit 82 and the power supply potential to generate two kinds of voltages. And a comparator (CP) 243. The voltages divided by the resistors 244 and 245 are input to the substrate terminals of the PMOS transistors of the circuits 241 and 242, respectively.
The method of detecting the leak current of the MOS transistor detects a voltage at which the magnitude relationship between the output voltages of the circuit 241 and the circuit 242 is inverted with respect to the change of the output vbgp of the substrate bias circuit, as in the second embodiment. The detection result is output to the substrate bias generating circuit 82, and the substrate bias generating circuit 82 generates a positive high voltage vbgp as a substrate bias that minimizes the leak current of the MOS transistor. In this modification, since the N well is separated so as to control the PMOS substrate voltage, a triple well structure, an SOI structure, a structure in which an N well for PMOS is formed on the P substrate, or a PMOS substrate on the P substrate is used. Can be realized by a double well structure in which an N well and a P well for NMOS are formed.
[Second Modification]
Further, a second modification of this embodiment will be described. The second modified example is another configuration in the case of generating a desired negative high voltage used as a substrate bias that minimizes the leak current of the MOS transistor.
As shown in FIG. 16, the configuration of the second modification has a high voltage generation circuit (HVGEN) 121 that generates a high voltage, a leakage current detection circuit (LKDET) 122 that detects a leakage current of a MOS transistor, and a high voltage. It comprises a step-down circuit (VREG) 123 for stepping down the output vbgnh of the generation circuit 121.
As shown in FIG. 17, the leak current detection circuit 122 includes N circuits (CKT ₁ to CKT ₁ to CCK ₁ to which a PMOS transistor having a gate voltage of a power supply potential Vdd and an NMOS transistor having a gate voltage of a ground potential VSS are connected in series. CKT _N )101, N−1 comparators (CP _{1 to} CPN ₋₁ ) 102, a resistor 104 for dividing the output voltage vbgnh of the high voltage generation circuit 121 and the ground voltage VSS, and the comparator 102. It is composed of an encoder (ENC) 103 that encodes an output.
The voltage divided by the resistor 104 is input to the substrate terminal of each NMOS transistor of the circuit 101. The comparator 102 compares the output voltages of two adjacent circuits in the circuit 101 and outputs 0 if the output voltage of the smaller number of the two circuits compared is lower than the output voltage of the other circuit, and vice versa. If the output voltage of the circuit with the lower number is high, 1 is output.
Here, since the leak current of the MOS transistor has the characteristic shown in FIG. 20, the comparator 102 outputs 0 from the comparator 1 to the comparator X (0<X<N), and the leak 1 is output from the comparator X+1 to the comparator N, which compare the circuits whose current characteristics are reversed.
The encoder 103 encodes the output of the comparator 102 and outputs a value from 0 to N as an en signal. The en signal is a signal having the detected leak current information of the MOS transistor. The high voltage generation circuit 121 generates a negative high voltage. As the configuration of the high voltage generation circuit 121, for example, the charge pump having the configuration of FIG. 2 can be used. The step-down circuit 123 has a capability of stepping down to N stages, receives the en signal, steps down the negative high voltage vbgnh signal generated by the high voltage generation circuit 121 to a voltage according to the en signal, and outputs the vbgn signal. Output as. For example, the step-down circuit 123 includes a DC-DC converter and a series regulator.
By the above operation, the present modification generates a desired negative high voltage used as a substrate bias that minimizes the leak current of the MOS transistor. In this modification, the high voltage may be directly input from the outside without using the high voltage generation circuit 121. The semiconductor integrated circuit device of this modification also controls the NMOS substrate voltage similarly to the configuration of FIG. 13, so the P well needs to be separated, and can be realized by using the triple well structure or the SOI structure.
[Third Modification]
Furthermore, a third modification of the present embodiment will be described. The third modification is another configuration for generating a desired positive high voltage used as a substrate bias that minimizes the league current of a MOS transistor.
The block configuration is the same as that of FIG. 16, and a high voltage generation circuit 121 that generates a high voltage, a leakage current detection circuit 122 that detects a leakage current of a MOS transistor, and a step-down circuit 123 that steps down the output of the high voltage generation circuit 121. In order to generate a positive high voltage, the high voltage generating circuit 121 uses, for example, a charge pump having the structure shown in FIG. The output of the high voltage generation circuit 121 is vbgph.
As shown in FIG. 18, the leak current detection circuit 122 includes N circuits (CKT _{1 to} CKT) in which a PMOS transistor whose gate voltage is the power supply potential Vdd and an NMOS transistor whose gate voltage is the ground potential VSS are connected in series. _N ) 261, N-1 comparators (CP _{1 to} CP _N-1 ) 262, a resistor 264 for dividing the output voltage vbgph of the high voltage generation circuit 121 and the power supply voltage, and the output of the comparator 262. And an encoder 263 for encoding. The voltage divided by the resistor 264 is input to the substrate terminal of each PMOS transistor of the circuit 261. The comparator 262 compares the output voltages of the two adjacent circuits in the circuit 261. If the output voltage of the smaller number of the two circuits compared is higher than the output voltage of the other circuit, it outputs 0 and vice versa. If the output voltage of the circuit with the lowest number is low, 1 is output.
Since the leak current of the MOS transistor has a leak characteristic as shown in FIG. 20, the comparator 262 outputs 0 from the comparator 1 to the comparator X (0<X<N), 1 is output from the comparator X+1 to the comparator N which compare the circuits in which the leak current characteristics are reversed.
The encoder 263 encodes the output of the comparator 262 and outputs a value from 0 to N as an en signal. The en signal is a signal having the detected leak current information of the MOS transistor. The step-down circuit 123 has a capability of stepping down to N steps, receives the en signal, steps down the positive high voltage vbgph signal generated by the high voltage generation circuit 121 to a voltage corresponding to the en signal, and outputs the vbgp signal. Output as.
By the above operation, this modification generates a desired positive high voltage used as the substrate bias that minimizes the leak current of the MOS transistor. Incidentally, also in this modification, the high voltage may be directly input from the outside without using the high voltage generation circuit 121. This modification can be realized with a triple well structure, an SOI structure, or a double well structure because the N well is separated in order to control the PMOS substrate voltage.
[Fourth Modification]
Furthermore, a fourth modification of this embodiment will be described with reference to FIG. In the fourth modified example, a positive or negative high voltage is generated as the substrate bias that controls the current supply capacity that is optimal for the detected load size and that controls the leakage current of the MOS transistor to the minimum. As shown in FIG. 19, this modification includes a charge pump (CHP) 11, an oscillator (OSC) 12, a voltage control circuit (VCTL) 13, a load detection circuit (LDET) 14, and a leak current detection circuit (LKDET) 81. And drives the load 16. In this modification, the voltage sensor (VSE) 15 of the first embodiment shown in FIG. 1 is replaced with the leak current detection circuit 81 described in the second embodiment shown in FIG. The circuit operation other than the current detection circuit 81 is similar to that of the first embodiment.
As described in the first embodiment, the load is detected by the operations of the charge pump 11, the oscillator 12, the voltage control circuit 13, and the load detection circuit 14 shown in FIG. 19, and it is optimal for the magnitude of the detected load. It is controlled to a high current supply capacity. Further, as described in the present embodiment, the leak current detection circuit 81 detects the leak current and outputs the en signal having the leak current information. By using this en signal, in the present modification, a positive or negative high voltage is used as the substrate bias for controlling the current supply capacity that is optimum for the detected load and controlling the leakage current of the MOS transistor to the minimum. Generate voltage.

以上、説明してきたように本発明では、負荷を検出し、その負荷の大きさに最適な電流供給能力に制御される正または負の高電圧を、電流供給能力に応じた消費電力で発生する半導体集積回路装置を実現できる。
また、本発明では、ＭＯＳトランジスタのリーク電流を最小に制御する基板バイアスを発生する半導体集積回路装置を実現できる。
更に、本発明では、検出された負荷の大きさに最適な電流供給能力に制御し、かつＭＯＳトランジスタのリーク電流を最小に制御する基板バイアスとして正または負の高電圧を発生する半導体集積回路装置を実現できる。As described above, according to the present invention, a load is detected, and a positive or negative high voltage controlled to have a current supply capacity optimal for the size of the load is generated with power consumption according to the current supply capacity. A semiconductor integrated circuit device can be realized.
Further, according to the present invention, it is possible to realize a semiconductor integrated circuit device that generates a substrate bias that controls a leak current of a MOS transistor to a minimum.
Further, according to the present invention, a semiconductor integrated circuit device for generating a high positive or negative voltage as a substrate bias for controlling the current supply capacity optimal for the detected load size and controlling the leak current of a MOS transistor to a minimum. Can be realized.

Claims

A charge pump that generates a high positive or negative voltage, an oscillator that generates a pulse signal that drives the charge pump, a voltage control circuit that controls the power supply voltage of the oscillator, and a load detection that detects the magnitude of the load of the charge pump. A semiconductor integrated circuit device comprising a circuit and a voltage sensor for detecting an output voltage of a charge pump, wherein the charge pump is controlled to have an optimal current supply capacity for the size of the load detected by the load detection circuit. At the same time, a semiconductor integrated circuit device is characterized in that a positive or negative high voltage is generated with power consumption according to the current supply capacity.

The semiconductor integrated circuit device according to claim 1, wherein
The charge pump includes one or a plurality of capacitors, a switch that connects the capacitors to the charge pump, and a decoder that controls the switch, and changes the size of the charge pump capacitor by switching the switch. A semiconductor integrated circuit device characterized by:

The semiconductor integrated circuit device according to claim 1, wherein
The oscillator comprises a loop connection of a CMOS inverter circuit and a NAND circuit, and further includes a signal for controlling the operation and stop of the oscillation voltage and/or the oscillation frequency of the oscillator. Circuit device.

The semiconductor integrated circuit device according to claim 1, wherein
The voltage control circuit has a bias generation circuit, and a PMOS transistor and an NMOS transistor that are inserted in parallel between the power supply and the output of the voltage control circuit, and the gates of the PMOS transistor and the NMOS transistor are output by the output of the bias generation circuit. A semiconductor integrated circuit device characterized in that a voltage is controlled and a reduced power supply voltage is output.

The semiconductor integrated circuit device according to claim 1, wherein
The load detection circuit compares a charge pump output voltage with one or more reference voltages to classify the charge pump output voltage into levels, a counter for measuring the number of oscillations of the pulse signal of the oscillator, A semiconductor integrated circuit device, comprising: a register that holds an output voltage level of the charge pump when the count number measured by the counter reaches a predetermined count number.

The semiconductor integrated circuit device according to claim 1, wherein
The load detection circuit includes a counter that measures the number of oscillations of the pulse signal of the oscillator, and a first comparator that compares the measured count number with one or a plurality of reference count numbers and classifies the count number into levels. A semiconductor integrated circuit comprising: a second comparator for comparing the charge pump output voltage with a reference voltage; and a register for holding the level of the number of counters when the charge pump output voltage reaches the reference voltage. apparatus.

A leak current detection circuit that detects a leak current of a MOS transistor, and a substrate bias generation circuit that supplies a bias voltage to a substrate terminal of a CMOS LSI, and the substrate bias generation circuit based on the detection result of the leakage current detection circuit. Generates a substrate bias voltage that minimizes the leak current of the MOS transistor.

The semiconductor integrated circuit device according to claim 7,
The leak current detection circuit includes first and second circuits in which a PMOS transistor having a gate voltage as a power supply potential and an NMOS transistor having a gate voltage as a ground potential are connected in series, and an output voltage of the substrate bias generation circuit. Comparing the voltage of each connection point of the PMOS transistor and the NMOS transistor of the first and second circuits with the first and second resistors for dividing the voltage and the ground potential to generate the first and second voltages And an output voltage of the substrate bias generation circuit and a ground potential, which are generated by dividing the output voltage of the substrate bias generation circuit and the ground potential at the substrate terminals of the NMOS transistors of the first and second circuits, respectively. A semiconductor integrated circuit device, wherein the semiconductor integrated circuit device is supplied and detects an increase/decrease in a leak current of a transistor with respect to a change in an output voltage of the substrate bias generating circuit.

The semiconductor integrated circuit device according to claim 7,
The leak current detection circuit includes first and second circuits in which a PMOS transistor having a gate voltage as a power supply potential and an NMOS transistor having a gate voltage as a ground potential are connected in series, and an output voltage of the substrate bias generation circuit. Comparing the voltage of each connection point of the PMOS transistor and the NMOS transistor of the first and second circuits with the first and second resistors for dividing the voltage and the ground potential to generate the first and second voltages The output voltage of the substrate bias generating circuit and the power supply voltage are divided into the substrate terminals of the PMOS transistors of the first and second circuits, respectively, to generate the first and second voltages, respectively. A semiconductor integrated circuit device for supplying and detecting an increase/decrease in a leak current of a transistor with respect to a change in an output voltage of the substrate bias generating circuit.

The semiconductor integrated circuit device according to claim 7,
The substrate bias generation circuit has an oscillator having a function of controlling operation and stop, and a charge pump that receives the oscillator output to generate a substrate bias, and receives a detection result of the leak current detection circuit, A semiconductor integrated circuit device, wherein a required high voltage is generated by controlling the operation and stop of the oscillator.

A leak current detection circuit for detecting a leak current of a MOS transistor, a high voltage generation circuit for generating a high voltage, a step-down circuit for stepping down an output voltage of the high voltage generation circuit and supplying a bias voltage to a substrate terminal of a CMOS LSI. And a substrate bias for controlling the leakage current of the MOS transistor to a minimum on the basis of the detection result of the leakage current detection circuit, to the substrate terminal.

The semiconductor integrated circuit device according to claim 11,
The leak current detection circuit includes a plurality of circuits in which a PMOS transistor having a gate voltage as a power supply potential and an NMOS transistor having a gate voltage as a ground potential are connected in series, an output voltage of the high voltage generation circuit and a ground potential. And a plurality of resistors connected in series to generate a plurality of types of voltages and a plurality of comparators for comparing the voltage at the connection point of the PMOS transistor and the NMOS transistor, and a plurality of comparators of the plurality of comparators. A leak current of the transistor having an encoder that encodes an output, and supplies a plurality of types of voltages generated by dividing the output voltage of the high voltage generation circuit and the ground potential to the substrate terminals of the plurality of NMOS transistors, respectively. A semiconductor integrated circuit device characterized by detecting a substrate bias for controlling the minimum.

The semiconductor integrated circuit device according to claim 1,
A leak current detection circuit that detects a leak current of a MOS transistor is provided in place of the voltage sensor, and the charge pump is controlled to have an optimal current supply capacity for the size of the load detected by the load detection circuit. A semiconductor integrated circuit device, wherein the positive or negative high voltage is controlled to a substrate bias voltage that minimizes a leak current of a MOS transistor according to a detection result of a leak current detection circuit.

The semiconductor integrated circuit device according to claim 7,
The leak current of the MOS transistor is a current that increases/decreases depending on the voltage applied to the substrate when the gate-source voltage is OV and the transistor is turned off. The sub-threshold current, PN junction current, and Gate Induced A semiconductor integrated circuit device, which is a current including a Drain Leakage current.