JPS6425229U - - Google Patents
Info
- Publication number
- JPS6425229U JPS6425229U JP12004087U JP12004087U JPS6425229U JP S6425229 U JPS6425229 U JP S6425229U JP 12004087 U JP12004087 U JP 12004087U JP 12004087 U JP12004087 U JP 12004087U JP S6425229 U JPS6425229 U JP S6425229U
- Authority
- JP
- Japan
- Prior art keywords
- response
- trigger signal
- preset counter
- flop
- flip
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案の一実施例を示すブロツク図、
第２図及び第３図は各部の状態を示す図である。 １……クロツク信号入力端子、２……トリガ信
号入力端子、３……プリセツト・カウンタ、４…
…フリツプ・フロツプ、５……出力端子。
第２図及び第３図は各部の状態を示す図である。 １……クロツク信号入力端子、２……トリガ信
号入力端子、３……プリセツト・カウンタ、４…
…フリツプ・フロツプ、５……出力端子。
Claims (1)
- トリガ信号でクロツク入力信号のカウント動作
開始するプリセツト・カウンタと、前記トリガ信
号でセツトされ、前記プリセツト・カウンタのキ
ヤリ出力でリセツトされるフリツプ・フロツプと
を備えることを特徴とする単安定マルチバイブレ
ータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12004087U JPS6425229U (ja) | 1987-08-04 | 1987-08-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12004087U JPS6425229U (ja) | 1987-08-04 | 1987-08-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6425229U true JPS6425229U (ja) | 1989-02-13 |
Family
ID=31365790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12004087U Pending JPS6425229U (ja) | 1987-08-04 | 1987-08-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6425229U (ja) |
-
1987
- 1987-08-04 JP JP12004087U patent/JPS6425229U/ja active Pending