JPS639697B2 - - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は、スタツフ同期方式を用いたPCM多
重化装置においてPCM多重化装置に入力される
低次群信号の速度変動およびPCM多重化装置内
のクロツク系障害を、スタツフ率が所定の範囲内
にあるか否かを検出することにより監視する
PCM多重化装置における監視方式に関する。DETAILED DESCRIPTION OF THE INVENTION In a PCM multiplexer using a staff synchronization method, the present invention eliminates speed fluctuations of low-order group signals input to the PCM multiplexer and clock system failures within the PCM multiplexer. Monitor by detecting whether the rate is within a predetermined range
This article relates to a monitoring method in a PCM multiplexing device.
本発明にかかるPCM多重変換系の構成を第1
図に示す。本図において、1はPCM多重化装置、
2はPCM多重分離装置、3は多重化部、4は多
重分離部、5は多重化側チヤネル部、6は多重分
離側チヤネル部、7は低次群からの入力信号、8
は低次群への出力信号、9は伝送路、10は監視
線である。 The configuration of the PCM multiplex conversion system according to the present invention is explained as follows.
As shown in the figure. In this figure, 1 is a PCM multiplexing device;
2 is a PCM demultiplexing device, 3 is a multiplexing section, 4 is a demultiplexing section, 5 is a channel section on the multiplexing side, 6 is a channel section on the demultiplexing side, 7 is an input signal from a lower order group, 8
9 is a transmission line, and 10 is a monitoring line.
低次群からの入力信号7は、各チヤネル部5
で、スタツフ同期によりPCM多重化装置1のク
ロツクに同期化され、多重化部3で時分割多重化
され伝送路9へ送出される。PCM多重分離装置
2では伝送路9からの多重化信号を、多重分離部
4で各チヤネル部6へ分離し、各チヤネル部6で
はPLL回路により低次群からの入力信号7のク
ロツクレートを再生し低次群への出力信号8とす
る。 The input signal 7 from the lower order group is transmitted to each channel section 5.
The signals are synchronized with the clock of the PCM multiplexer 1 by staff synchronization, time-division multiplexed by the multiplexer 3, and sent to the transmission line 9. In the PCM demultiplexer 2, the multiplexed signal from the transmission line 9 is demultiplexed into each channel section 6 by the demultiplexer section 4, and in each channel section 6, the clock rate of the input signal 7 from the lower order group is regenerated by the PLL circuit. and output signal 8 to the lower order group.
従来、上述したPCM多重変換系において、
PCM多重化装置1では、低次群からの入力信号
7の速度変動の監視は行われていなかつた。また
PCM多重化装置1内のクロツク系に対しては、
クロツク断検出程度の監視が行われているだけで
あつた。ところで前記の障害が発生した場合、多
重分離装置2において多重化装置1より送出され
た信号に障害があることが検出され、監視線10
により多重化装置1側へ警報が発せられていた。
しかしこの場合、PCM多重分離装置2に入力さ
れる多重化信号に障害があることがわかつても、
その原因がPCM多重化装置1にあるのか、低次
群からの信号7にあるのか明確でないため、多重
化装置における探索は繁雑であつた。また上述の
理由の他にCCITTにより低次群からの入力信号
7の速度変動の許容範囲が規定されていることも
あり、低次群からの入力信号7の変動とPCM多
重化装置1内のクロツク系の監視は必要である。 Conventionally, in the above-mentioned PCM multiple conversion system,
In the PCM multiplexing device 1, the speed fluctuation of the input signal 7 from the lower order group was not monitored. Also
For the clock system in the PCM multiplexer 1,
Monitoring was only carried out to the extent of detecting clock breaks. By the way, when the above-mentioned fault occurs, the demultiplexing device 2 detects that there is a fault in the signal sent from the multiplexing device 1, and the monitoring line 10
Therefore, an alarm was issued to the multiplexer 1 side.
However, in this case, even if it is known that there is a fault in the multiplexed signal input to the PCM demultiplexer 2,
Since it is not clear whether the cause lies in the PCM multiplexer 1 or the signal 7 from the lower order group, the search in the multiplexer was complicated. In addition to the above-mentioned reasons, CCITT also stipulates the allowable range of the speed fluctuation of the input signal 7 from the low-order group, and the fluctuation of the input signal 7 from the low-order group and the Monitoring of the clock system is necessary.
本発明は、上述の次点を除去し、障害発生時に
障害が、PCM多重化装置1内にあるのか、低次
群からの入力信号7にあるのかを明確にすること
により障害個所の探索時間を短縮することを目的
とし、この目的を達成するためにスタツフ同期方
式を用いたPCM多重化装置1において、各チヤ
ネル部5にスタツフ率監視回路を設け、スタツフ
イングされた低次群信号のスタツフ率が所定の範
囲にあるか否かをスタツフ率監視回路により監視
することを特徴とするものである。 The present invention eliminates the above-mentioned runner-up point and makes it clear whether the fault is in the PCM multiplexing device 1 or in the input signal 7 from the lower order group when a fault occurs, thereby reducing the search time for the fault location. In order to achieve this purpose, a PCM multiplexing device 1 using a stuff synchronization method is provided with a stuff ratio monitoring circuit in each channel section 5 to reduce the staff ratio of stuffed low-order group signals. This system is characterized in that a staff rate monitoring circuit monitors whether or not the staff rate is within a predetermined range.
以下に本発明にかかるスタツフ同期方式につい
て説明する。PCM多重化装置1において、スタ
ツフ動作は各チヤネル部5において行われる。第
2図は、チヤネル部5の構成を示す図である。本
図において、11はバツフアメモリ、12は書き
込みクロツク抽出回路、13は位相比較器、14
はスタツフ制御回路、15は分周器、16はクロ
ツク源、17は書き込みクロツク、18は読み出
しクロツク、19はスタツフ要求信号、20は同
期化信号である。なお、第1図と同一番号は同一
部位を示す。 The staff synchronization method according to the present invention will be explained below. In the PCM multiplexer 1, staff operations are performed in each channel section 5. FIG. 2 is a diagram showing the configuration of the channel section 5. As shown in FIG. In this figure, 11 is a buffer memory, 12 is a write clock extraction circuit, 13 is a phase comparator, and 14 is a buffer memory.
1 is a staff control circuit, 15 is a frequency divider, 16 is a clock source, 17 is a write clock, 18 is a read clock, 19 is a staff request signal, and 20 is a synchronization signal. Note that the same numbers as in FIG. 1 indicate the same parts.
スタツフ同期方式は非同期の低次群からの入力
信号7を書き込みクロツク抽出回路12で抽出し
た書き込みクロツク17により、一旦バツフアメ
モリ11に書き込み、書き込みクロツク17より
若干速い速度の読み出しクロツク18により読み
出すことにより同期をとるものである。しかし読
み出しクロツク18は、上述のように書き込みク
ロツクより若干速い速度に設定されるため、書き
込みクロツク17の位相が次第に遅れ、読み出す
べき信号がなくなつてしまう期間が生ずる。そこ
で位相比較器13では、書き込みクロツク17と
読み出しクロツク18の位相を比較し、その差が
1ビツト近くなるとスタツフ制御回路14へスタ
ツフ要求信号19を送出し、スタツフ制御回路1
4は、読み出しクロツク18を1ビツト分停止す
る。このように読み出しクロツク18を1ビツト
分停止すると結果的には同期化信号にはスタツフ
パルスが1個挿入されたことになる。 In the staff synchronization method, the input signal 7 from the asynchronous low-order group is once written into the buffer memory 11 using the write clock 17 extracted by the write clock extraction circuit 12, and synchronized by reading it out using the read clock 18 whose speed is slightly faster than the write clock 17. It takes . However, since the read clock 18 is set at a slightly faster speed than the write clock as described above, the phase of the write clock 17 gradually lags, resulting in a period in which there is no signal to be read. Therefore, the phase comparator 13 compares the phases of the write clock 17 and the read clock 18, and when the difference approaches 1 bit, it sends a staff request signal 19 to the staff control circuit 14.
4 stops the read clock 18 by one bit. When the read clock 18 is stopped by one bit in this way, one stuff pulse is inserted into the synchronization signal.
以上の動作を第3図に示すタイムチヤートを用
いて更に説明する。第3図は低次群からの入力信
号7がチヤネル部5において同期化され、スタツ
フパルスが挿入される様子を示すものである。本
図において、21は停止されるクロツクパルス、
22はスタツフパルスである。aは低次群信号
列、bは読み出しクロツクパルス列、cは同期化
信号列である。書き込みクロツク17と読み出し
クロツク18との位相差が1ビツト近くなつた時
点の読み出しクロツクパルス21はスタツフ制御
回路14により停止され、結果的には同期化信号
例にスタツフパルス22が挿入されたことにな
る。 The above operation will be further explained using the time chart shown in FIG. FIG. 3 shows how the input signal 7 from the lower order group is synchronized in the channel section 5 and a stuff pulse is inserted. In this figure, 21 is a clock pulse that is stopped;
22 is a stuff pulse. a is a low-order group signal train, b is a readout clock pulse train, and c is a synchronization signal train. The read clock pulse 21 is stopped by the stuff control circuit 14 when the phase difference between the write clock 17 and the read clock 18 becomes close to 1 bit, and as a result, the stuff pulse 22 is inserted into the synchronization signal example. .
上述のスタツフパルス22の挿入頻度はスタツ
フ率といわれ、低次群からの入力信号7の速度が
一定ならばスタツフ率もある一定の値を示す。し
かし規定された信号速度よりも実際に入力される
信号速度が遅くなれば、一定時間にスタツフパル
ス22を挿入する回数が増加するためスタツフ率
も増加する。一方入力信号速度が速くなればスタ
ツフ率も減少する。本発明は上述のように低次群
からの入力信号7の速度が変動するとスタツフ率
も変動することを利用するものである。 The frequency of insertion of the above-mentioned stuff pulses 22 is called the stuff rate, and if the speed of the input signal 7 from the lower order group is constant, the stuff rate also shows a certain constant value. However, if the actually input signal speed becomes slower than the specified signal speed, the number of times the stuff pulse 22 is inserted in a certain period of time increases, and the stuff rate also increases. On the other hand, as the input signal speed increases, the stuff factor also decreases. The present invention utilizes the fact that, as described above, when the speed of the input signal 7 from the lower order group changes, the stuff rate also changes.
以下図を用いて本発明に係るPCM多重化装置
における監視方式の一実施例を詳細に説明する。 An embodiment of a monitoring method in a PCM multiplexing device according to the present invention will be described in detail below using the drawings.
第4図は本発明にかかるPCM多重化装置にお
ける監視方式の一実施例を示す図である。本図に
おいて23はスタツフ率監視回路、24は判定回
路、25は警報回路である。なお、第1,2図と
同一番号は同一部位を示す。各チヤネル部5にそ
れぞれ設けられるスタツフ率監視回路23は、
PCM多重化装置1に許容される低次群からの入
力信号7の速度変動の許容範囲からの変動を監視
する。 FIG. 4 is a diagram showing an embodiment of a monitoring method in a PCM multiplexing apparatus according to the present invention. In the figure, 23 is a staff rate monitoring circuit, 24 is a determination circuit, and 25 is an alarm circuit. Note that the same numbers as in FIGS. 1 and 2 indicate the same parts. The staff rate monitoring circuit 23 provided in each channel section 5 is as follows:
The speed fluctuation of the input signal 7 from the lower order group is monitored for fluctuations out of the permissible range for the PCM multiplexing device 1 .
本発明にかかるPCM多重化装置における監視
方式においては、上述のスタツフ率の監視をスタ
ツフ制御回路14を監視し、一定時間内のスタツ
フ命令パルスを計数することにより行う。 In the monitoring method for the PCM multiplexing device according to the present invention, the above-mentioned staff rate is monitored by monitoring the staff control circuit 14 and counting staff command pulses within a certain period of time.
第5図は本発明において使用するスタツフ率監
視回路の一例である。 FIG. 5 is an example of a staff rate monitoring circuit used in the present invention.
本図において27は10進カウンタ、28は多入
力論理和ゲート、29はDフリツプフロツプ、3
0はタイマー、31は遅延回路、32はスタツフ
命令パルス、33はスタツフ率が許容範囲内にあ
るとき出力が“H”レベルとなる端子、34はス
タツフ率が100%となつた時に出力が“H”レベ
ルとなる端子、35はDフリツプフロツプの出力
端子である。 In this figure, 27 is a decimal counter, 28 is a multi-input OR gate, 29 is a D flip-flop, and 3
0 is a timer, 31 is a delay circuit, 32 is a staff command pulse, 33 is a terminal whose output becomes "H" level when the staff rate is within the allowable range, and 34 is a terminal whose output is "H" level when the staff rate is 100%. The terminal 35 which becomes H" level is the output terminal of the D flip-flop.
本図に示すスタツフ率監視回路はタイマー30
で設定される時間内のスタツフ命令パルス数を10
進カウンタ27で計数するものである。端子33
はPCM多重化装置1に許されるスタツフ率の変
動範囲から一定時間内のスタツフ命令パルス数を
算出し設定する。またスタツフ率100%となると
きの命令パルス数から端子34を決定する。な
お、以下の説明のため許容されるスタツフ命令パ
ルス数の下限をQL,上限をQHとする。 The staff rate monitoring circuit shown in this figure is a timer 30.
The number of staff command pulses within the time set by 10
This is counted by a digit counter 27. terminal 33
calculates and sets the number of staff command pulses within a certain period of time from the variation range of staff rate allowed for the PCM multiplexer 1. Further, the terminal 34 is determined based on the number of command pulses when the stuff rate is 100%. Note that for the following explanation, the lower limit of the allowable number of staff command pulses is Q L and the upper limit is Q H.
低次群からの入力信号速度の変動が許容範囲内
であればスタツフ命令パルス数は、QLからQHの
間であるので多入力論理和ゲート28の入力端の
中の一入力端が“H”レベルとなるので、その出
力も“H”レベルとなり、Dフリツプフロツプ2
9に記憶され端子34は“H”レベルとなる。ま
た低次群からの入力信号の速度変動が許容範囲外
となるとスタツフ命令パルス数がQL-1以下また
はQH+1以上となるので多入力論理和ゲート28
の入力端はすべて“L”レベルとなるので、Dフ
リツプフロツプの出力端子35も“L”レベルと
なる。したがつて、Dフリツプフロツプの出力端
子34は、低次群からの入力信号の速度変動の範
囲が許容範囲内であれば“H”レベルであり、許
容範囲外となれば“L”レベルとなる。また非実
装のチヤネルであればスタツフ率が100%となり
10進カウンター27の出力端子34が“H”レベ
ルとなる。なお、第5図中の遅延回路31は、多
入力論理和ゲート28の出力を、タイマー30に
より一定間隔で発生するクロツクパルスによりD
フリツプフロツプに記憶した後に10進カウンタ2
7をリセツトするためのものである。 If the fluctuation in the speed of the input signal from the low-order group is within the allowable range, the number of staff command pulses is between Q L and Q H , so one of the input terminals of the multi-input OR gate 28 is “ Since the output goes to "H" level, the output also goes to "H" level, and the D flip-flop 2
9 and the terminal 34 becomes "H" level. Furthermore, if the speed fluctuation of the input signal from the lower order group is outside the allowable range, the number of staff command pulses will be less than Q L-1 or more than Q H+1 , so the multi-input OR gate 28
Since all the input terminals of the D flip-flop are at the "L" level, the output terminal 35 of the D flip-flop is also at the "L" level. Therefore, the output terminal 34 of the D flip-flop will be at the "H" level if the speed fluctuation range of the input signal from the lower order group is within the permissible range, and will be at the "L" level if it is outside the permissible range. . Also, if it is a non-implemented channel, the staff rate will be 100%.
The output terminal 34 of the decimal counter 27 becomes "H" level. Note that the delay circuit 31 in FIG.
Decimal counter 2 after storing in flip-flop
This is for resetting 7.
上述のスタツフ率監視回路のDフリツプフロツ
プの出力端子35と10進カウンタの出力端子34
は第4図で示した判定回路24に接続される。判
定回路24は、これらのスタツフ率が許容範囲外
であれば、そのチヤネルに入力される低次群から
の信号7の速度変動と判定する。また全チヤネル
でスタツフ率が許容範囲外または非実装のチヤネ
ルにおいてスタツフ率が100%とならない場合に
はクロツク系の障害と判定し、警報回路25より
警報を発する。 The output terminal 35 of the D flip-flop and the output terminal 34 of the decimal counter of the above-mentioned stuff rate monitoring circuit.
is connected to the determination circuit 24 shown in FIG. If these stuff ratios are outside the allowable range, the determination circuit 24 determines that this is a speed fluctuation of the signal 7 from the lower order group input to that channel. Further, if the staff rate is outside the allowable range in all channels or if the staff rate does not reach 100% in a non-implemented channel, it is determined that there is a failure in the clock system, and the alarm circuit 25 issues an alarm.
以上説明したように本発明はPCM多重化装置
1において低次群からの入力信号7の速度変動に
ともなつて変動するスタツフ率を監視することに
より、PCM多重分離装置2から監視線10によ
りPCM多重化装置1側に障害警報があつた場合
に、PCM多重化装置内のクロツク系の障害によ
り多重化部3において正しく多重化が行われない
のか、またはPCM多重化装置1に入力される低
次群からの信号7に障害があるのかのいずれかが
わかるため、障害探索のために要する時間を短縮
できる。 As explained above, the present invention enables the PCM multiplexing device 1 to monitor the stuff rate that changes with the speed fluctuation of the input signal 7 from the low-order group, and the PCM demultiplexing device 2 to the monitoring line 10. When a fault alarm is received on the multiplexer 1 side, whether multiplexing is not performed correctly in the multiplexer 3 due to a failure in the clock system within the PCM multiplexer, or whether the low voltage input to the PCM multiplexer 1 Since it is known which signal 7 from the next group has a fault, the time required to search for the fault can be reduced.
第1図はPCM多重変換系の概念図、第2図は
PCM多重化装置の構成を示す図、第3図はスタ
ツフ同期の説明図、第4図は本発明にかかる
PCM多重化装置における監視方式の一実施例、
第5図は本発明にかかるスタツフ率監視回路の一
実施例を示す図である。
3……多重化部、7……低次群からの入力信
号、9……伝送路、11……バツフアメモリ、1
2……書き込みクロツク抽出回路、13……位相
比較器、14……スタツフ制御回路、15……分
周器、16……クロツク源、17……書き込みク
ロツク、18……読み出しクロツク、19……ス
タツフ要求信号、20……同期化信号、27……
10進カウンタ、28……多入力論理和ゲート、2
9……Dフリツプフロツプ、30……タイマー、
31……遅延回路、32……スタツフ命令パル
ス、33……出力端子、34……出力端子、35
……出力端子。
Figure 1 is a conceptual diagram of the PCM multiplex conversion system, Figure 2 is
A diagram showing the configuration of a PCM multiplexing device, FIG. 3 is an explanatory diagram of staff synchronization, and FIG. 4 is a diagram according to the present invention.
An example of a monitoring method in a PCM multiplexing device,
FIG. 5 is a diagram showing an embodiment of the staff rate monitoring circuit according to the present invention. 3... Multiplexing unit, 7... Input signal from low-order group, 9... Transmission path, 11... Buffer memory, 1
2... Write clock extraction circuit, 13... Phase comparator, 14... Staff control circuit, 15... Frequency divider, 16... Clock source, 17... Write clock, 18... Read clock, 19... Staff request signal, 20...Synchronization signal, 27...
Decimal counter, 28...Multi-input OR gate, 2
9...D flip-flop, 30...timer,
31...Delay circuit, 32...Staff command pulse, 33...Output terminal, 34...Output terminal, 35
...Output terminal.
Claims (1)
において、多重化されるべき低次群からの信号に
対しスタツフイングを行う各チヤネル部にスタツ
フ率監視回路を設け、スタツフイングされた低次
群信号のスタツフ率が所定の範囲にあるか否かを
該スタツフ率監視回路により監視することを特徴
とするPCM多重化装置における監視方式。1. In a PCM multiplexing device using the stuff synchronization method, a stuff rate monitoring circuit is provided in each channel section that performs stuffing on signals from the low order group to be multiplexed, and 1. A monitoring method for a PCM multiplexing device, characterized in that the staff rate monitoring circuit monitors whether or not the staff rate is within a predetermined range.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11666880A JPS5741049A (en) | 1980-08-25 | 1980-08-25 | Monitoring system of pulse code modulation multiplex device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11666880A JPS5741049A (en) | 1980-08-25 | 1980-08-25 | Monitoring system of pulse code modulation multiplex device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5741049A JPS5741049A (en) | 1982-03-06 |
JPS639697B2 true JPS639697B2 (en) | 1988-03-01 |
Family
ID=14692927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11666880A Granted JPS5741049A (en) | 1980-08-25 | 1980-08-25 | Monitoring system of pulse code modulation multiplex device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5741049A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6482833A (en) * | 1987-09-25 | 1989-03-28 | Nec Corp | Digital synchronizing multiplexing transmission system |
JP2009296067A (en) * | 2008-06-02 | 2009-12-17 | Fujitsu Ltd | Reference clock selection circuit, reference clock selection method, and communication interface device |
-
1980
- 1980-08-25 JP JP11666880A patent/JPS5741049A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5741049A (en) | 1982-03-06 |
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