JPS6396939A - Manufacture of integrated circuit - Google Patents
Manufacture of integrated circuitInfo
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- JPS6396939A JPS6396939A JP61243439A JP24343986A JPS6396939A JP S6396939 A JPS6396939 A JP S6396939A JP 61243439 A JP61243439 A JP 61243439A JP 24343986 A JP24343986 A JP 24343986A JP S6396939 A JPS6396939 A JP S6396939A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路の製造方法に関し、特にスタンダード
セルを所定の条件で配置・配線することにより集積回路
を設計する方式（以下スタンダードセル方式という）に
おいて、その電源配線の線幅の設定に関するものである
〇
従来の技術
スタンダードセルは一般にセルの高さが同じで、セルの
幅はセルの内容によって異なっている０論理回路の接続
情報（以下ネットリストという）に従って、一定の条件
のもとにスタンダードセルを配置・配線することで集積
回路のレイアウトが設計される。一定の条件とは、信号
線の遅延時間が最小となること、面積が最小となること
、などである。[Detailed Description of the Invention] Industrial Application Field The present invention relates to a method of manufacturing an integrated circuit, and particularly to a method of designing an integrated circuit by arranging and wiring standard cells under predetermined conditions (hereinafter referred to as the standard cell method). This is related to setting the line width of the power supply wiring. 〇 Conventional technology Standard cells generally have the same cell height, but the cell width varies depending on the cell content. 0 Logic circuit connection information (hereinafter referred to as netlist) ), the layout of an integrated circuit is designed by arranging and wiring standard cells under certain conditions. The certain conditions include that the delay time of the signal line be the minimum, that the area be the minimum, and so on.
セルの高さが一定であるので、横方向にセルを隣接して
配置した時電源配線が互いに横方向につながるように、
電源の配線（主としてｏＶ 、 ｓＶなど）は、それぞ
れセルの横方向の両側に接続面を設けるようにレイアウ
トがなされている。Since the height of the cells is constant, when cells are placed next to each other in the horizontal direction, the power supply wiring is connected to each other in the horizontal direction.
Power supply wiring (mainly oV, sV, etc.) is laid out so that connection surfaces are provided on both sides of the cell in the lateral direction.
従来はこのように、スタンダードセルの電源は固定して
設計されていたので、配置・配線後は手を加えることが
できなかった。Conventionally, standard cells were designed with a fixed power supply, so they could not be modified after placement and wiring.
発明が解決しようとする問題点
セルの配置・配線の確定後にセル列の消費電流が確定す
る。電源配線の抵抗によシ、電源降下が生じる。Problems to be Solved by the Invention After the arrangement and wiring of the cells are determined, the current consumption of the cell array is determined. Due to the resistance of the power supply wiring, a power drop occurs.
一例として：セル列の横方向の長さ＝５■。As an example: horizontal length of cell column = 5■.
電源の線幅＝６μｍ。Line width of power supply = 6 μm.
電源材料（アルミニウム）のシート 抵抗＝３０ｍΩ／口。Sheet of power material (aluminum) Resistance = 30mΩ/mouth.
セル列の消費電源（瞬間最大値） ＝ｓｏｍＡ。Power consumption of cell row (instantaneous maximum value) = somA.
の場合、電源抵抗Ｒ＝６０００１５Ｘ３０ｍΩ＝３０Ω
だから電源降下（ΔＶ）はΔＶ＝３０ΩＸ３０ｍＡ＝０
，９Ｖとなる。In the case of , power supply resistance R=600015X30mΩ=30Ω
Therefore, the power drop (ΔV) is ΔV = 30Ω x 30mA = 0
, 9V.
今、回路動作の面からΔｖく０．６ｖという条件がある
ならば、この電圧降下は規格外である。Now, if there is a condition of Δv minus 0.6V from the viewpoint of circuit operation, this voltage drop is outside the standard.
即ち望ましい電源線幅（Ｗ）は、
Ｗ〉５０００Ｘ３０ｍΩＸ３０ｍＡ１０．５＝９μｍと
いうことになる。That is, the desirable power supply line width (W) is: W>5000×30 mΩ×30 mA10.5=9 μm.
以上はセル列の一方から電源が供給され、他端は何にも
接続されていない状態（以下オープンという）の場合で
あるが、もしセル列の両端から電源が供給される場合は
、必要な電源線幅は半分の４．６μｍでいい。The above is a case where power is supplied from one end of the cell string and the other end is not connected to anything (hereinafter referred to as open). However, if power is supplied from both ends of the cell string, the necessary The power line width can be halved to 4.6 μm.
また更に、セル列の一方から電源が供給され他端は他の
回路ブロックに接続されている場合、その回路ブロック
に供給すべき電流も合わせてセル列を通過してゆくこと
になる。この場合、電源の線幅は９μｍでは不足である
。Furthermore, when power is supplied from one end of a cell string and the other end is connected to another circuit block, the current to be supplied to that circuit block also passes through the cell string. In this case, the power supply line width of 9 μm is insufficient.
このようにスタンダードセル方式の集積回路のレイアウ
トの設計において、電源設計は重要なものである。As described above, power supply design is important in designing the layout of a standard cell type integrated circuit.
従来は、この点に於いて有効な方法が無く、セル列を短
かくして再度配置・配線をやり直すなど、ロスが多く発
生した。Conventionally, there was no effective method in this regard, and many losses occurred, such as shortening the cell row and redoing the placement and wiring.
問題点を解決するための手段
スタンダードセルの高さを一定にし、セルの上辺と下辺
に電源配線を設けておく０電源配線は可変幅に設計する
が、デフォルト値として一定幅（例えば５μｍ）を入力
しておく。Means to solve the problem: Keep the height of the standard cell constant, and provide power supply wiring on the top and bottom sides of the cell. 0 The power supply wiring is designed to have a variable width, but a constant width (for example, 5 μm) is set as the default value. Enter it.
所定の条件によりスタンダードセルを配置した後、以下
に示すａ ％ ｆの工程に従い、電源配線の線幅を調整
する。After arranging the standard cells under predetermined conditions, the line width of the power supply wiring is adjusted according to the steps a % f shown below.
ａ 各ブロックの電源の接続関係を指定する工程、
ｂ 各ブロックの消費電流の大きさを指定する工程、
Ｃ各ブロックについて、自らを含めて電源の接続関係の
下位のブロックの消費電流の和（以下通過電流という）
を求める工程、ｄ 各ブロックについて、自らのセル列
の列数の逆数に比例し、自らのセル列の長さに比例する
定数と前記通過電流の積により電源降下を求める工程、
ｅ 各ブロックについて、自らを含めて電源の接続関係
の上位のブロックの電源降下の累積を求める工程、
ｆ 各ブロックの電源降下が規格値を越えないように上
記工程ｄの定数を定め、あらかじめ可変幅に設計されて
なるスタンダードセルの電源配線の線幅が、この定数に
対応して決定される工程。a Step of specifying the power supply connection relationship of each block, b Step of specifying the size of the current consumption of each block, C For each block, the sum of the current consumption of lower blocks in the power supply connection relationship including itself ( (hereinafter referred to as passing current)
(d) For each block, a step of determining the power drop by the product of the passing current and a constant that is proportional to the reciprocal of the number of its own cell rows and proportional to the length of its own cell rows. (e) For each block. , step of calculating the cumulative power drop of upper blocks including itself in the power supply connection relation, f. The constant of the above step d is determined so that the power drop of each block does not exceed the standard value, and the constant is designed in advance to have a variable width. This is the process in which the line width of the power supply wiring of the standard cell is determined in accordance with this constant.
作 用
スタンダードセルの配置後に、電源配線の線幅を設定す
ることができる。このことにより、一度装置されたセル
列の形状を維持したまま、電源降下の値を規格内におさ
めることができる。After placing the functional standard cell, the line width of the power supply wiring can be set. This makes it possible to keep the power drop value within the standard while maintaining the shape of the cell array once installed.
実施例 第１図は本発明のスタンダードセルの一実施例である。Example FIG. 1 shows an embodiment of the standard cell of the present invention.
スタンダードセルの高さＹは一定、セルの幅Ｘは回路に
よって異なるｏｌはｏＶ用電極配線で記帳はＷｌ、２は
５ｖ用電極配線で記帳はＷ２である。３は回路部である
。便宜上Ｗ１＝Ｗ２＝Ｗとする。The height Y of the standard cell is constant, and the cell width X varies depending on the circuit. ol is the oV electrode wiring and the record is Wl, and 2 is the 5V electrode wiring and the record is W2. 3 is a circuit section. For convenience, it is assumed that W1=W2=W.
電源配線１，２は可変幅で設計されていて、今Ｗがデフ
ォルト値としである値（例えば６μｍ）で入力されてい
る。The power supply wirings 1 and 2 are designed to have variable widths, and W is currently inputted at a certain value (for example, 6 μm) as a default value.
スタンダードセルは、ネットリストによって定ギされた
回路を実現すべく、所定の条件で配置配線されてブロッ
クを構成する。Standard cells are arranged and routed under predetermined conditions to form a block in order to realize a circuit defined by a netlist.
第２図にブロック図を示す。ブロックは複数のセル列４
〜６と、セル列内の個々のスタンダードセルの入・出力
端子を相互に接続する配線部７〜１０によって構成され
る。各セル列の電源は共通に接続され、ブロック電源配
線１１．１２を有する。このブロックのセル列の列数Ｎ
は３であり、セル列の長さはＬである。A block diagram is shown in FIG. A block consists of multiple cell columns 4
.about.6, and wiring sections 7 to 10 that interconnect the input/output terminals of individual standard cells in the cell row. The power supplies of each cell column are commonly connected and have block power supply lines 11 and 12. Number of cell columns in this block N
is 3, and the length of the cell string is L.
ブロック毎に回路解析を行い、消費電流を求めるＯ
第３図にブロック配置図を示す。ブロックＡ〜Ｆの電源
接続関係を矢印で示し、各ブロックの消費電流を０内の
左に、各ブロックの通過電流を０内の右に示す。Perform circuit analysis for each block to determine current consumption. Figure 3 shows a block layout diagram. The power supply connection relationships of blocks A to F are shown by arrows, the current consumption of each block is shown on the left in 0, and the passing current of each block is shown on the right in 0.
例えばブロックＢは、ブロックＡの下流にブロックＣの
上流に接続されているので、消費電流は１０ｍＡだが、
通過電流１はブロックＣの５ ｍＡを加えた１ｓｍＡと
なる。今、ブロックＢがセル列５列（Ｎ＝ｓ ）、 −
ｔ＝＃列の長さＬ＝３＋ｏ＋＝３０００μｍ。For example, block B is connected downstream of block A and upstream of block C, so the current consumption is 10 mA.
The passing current 1 is 1 smA, which is the sum of 5 mA of block C. Now, block B has 5 cell columns (N=s), -
t=#Length of row L=3+o+=3000 μm.
セル列の電源配線の線幅Ｗ＝５μｍ（デフォルト値）と
すると、電源降下ΔＶは、通過電流ｉと電源抵抗Ｒによ
って一義的に求まる。Assuming that the line width W of the power supply wiring of the cell column is 5 μm (default value), the power supply drop ΔV is uniquely determined by the passing current i and the power supply resistance R.
ΔＶ＝ｉＲ＝１５ｍＡ、Ｌ／ＷＸＮＸ３０ｍΩ＝ｓ４ｍ
Ｖ各ブロックは自らの通過電流ｌによる電圧降下Δ■と
電源接続関係の上位のブロックの電圧降下ΔＶの累積Ｓ
の電源降下を有する。ΔV=iR=15mA, L/WXNX30mΩ=s4m
V Each block has a cumulative S of voltage drop Δ■ due to its own passing current l and voltage drop ΔV of the upper block in relation to power supply connection.
It has a power drop of .
各ブロックについてΔ■と、その累積Ｓを次表にまとめ
た。The following table summarizes Δ■ and its cumulative S for each block.
（注）ブロックＦのＳ値は、ブロックＤから累算すると
１８０ｍＡ、 ブロックＥからｘ算すると２００ ｍ
Ａと異なる値をとるが、悪い方の値を採用した。(Note) The S value of block F is 180 mA when accumulated from block D, and 200 mA when calculated by x from block E.
It takes a different value from A, but the worse value was adopted.
今、各ブロックの電源降下の規格が１５０ｍＶであった
ならば、表よジブロックＦのみ規格外の２００ ｍＶと
いうことになる。Now, if the standard for the power drop of each block is 150 mV, only diblock F has a voltage drop of 200 mV, which is outside the standard.
この時は、ブロックＤ、Ｅ、ＦのＷ＝ｓμｍを１５０
倍して７μｍとすることにより規格内に入れることかで
きる。At this time, W=sμm of blocks D, E, and F is 150
By multiplying it to 7 μm, it can be brought within the standard.
今、スタンダードセルの電源配線の線幅Ｗは可変で設計
されているので、この変更は容易である。Currently, the line width W of the power supply wiring of the standard cell is designed to be variable, so this change is easy.
第３図では、電源は左側からのみ供給されているが、右
側からも供給されている場合には、電源配線幅Ｗを％と
することができる。In FIG. 3, power is supplied only from the left side, but if power is also supplied from the right side, the power supply wiring width W can be set to %.
発明の効果
スタンダードセル方式の電源配線の線幅の最適値は、本
来セルの配置・配線が決定した時に決まるべきものであ
る。従来は電源配線の線幅は固定値であったので、セル
の配置・配線後に電源降下が大きすぎた場合、セルの配
置・配線をやり直す等のロスが多かった。Effects of the Invention The optimum value of the line width of the power supply wiring in the standard cell system should originally be determined when the arrangement and wiring of the cells are determined. Conventionally, the line width of power supply wiring was a fixed value, so if the power drop was too large after cell placement and wiring, there was a lot of loss, such as redoing the cell placement and wiring.
本発明によると、電源配線の線幅の最適値の求メ方が明
確になり、スタンダードセルの電源配線の線幅の最適値
がセルの配置・配線後に決定されるので前記のロスが発
生しないなど、効果が大である。According to the present invention, it becomes clear how to determine the optimum value for the line width of the power wiring, and the optimum value for the line width for the power wiring of a standard cell is determined after the cell placement and wiring, so the above-mentioned loss does not occur. etc., are highly effective.
第１図は本発明の一実施例方法によるスタンダ−ドセル
を示す概略平面図、第２図は同セルのブロック図、第３
図は同ブロックの配置図である。
１．２・・・・・・可変幅の電源配線。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｍｌ
図 １
・２°−ｔＸＩｋｆｍ＊３−・−回蕗卸FIG. 1 is a schematic plan view showing a standard cell according to an embodiment of the present invention, FIG. 2 is a block diagram of the same cell, and FIG.
The figure is a layout diagram of the same block. 1.2...Variable width power supply wiring. Name of agent: Patent attorney Toshio Nakao and 1 other person
Figure 1
・2°-tXIkfm*3-・-Return wholesale
Claims (1)
数のセル列によってブロックが構成され、複数のブロッ
クによってチップが構成されてなる集積回路を製造する
に際し、次のａ〜ｆの工程によって電源配線が形成され
ることを特徴とする集積回路の製造方法。 ａ 各ブロックの電源の接続関係を指定する工程、 ｂ 各ブロックの消費電流の大きさを指定する工程、 ｃ 各ブロックについて、自らを含めて電源の接続関係
の下位のブロックの消費電流の和 （以下通過電流という）を求める工程、 ｄ 各ブロックについて、自らのセル列の列数の逆数に
比例し、自らのセル列の長さに比例する定数と前記通過
電流の積により電源降下を求める工程、 ｅ 各ブロックについて、自らを含めて電源の接続関係
の上位のブロックの電源降下の累積を求める工程、 ｆ 各ブロックの電源降下が規格値を越えないように上
記工程ｄの定数を定め、あらかじめ可変幅に設計されて
なるスタンダードセルの電源配線の線幅が、この定数に
対応して決定される工程。[Scope of Claims] When manufacturing an integrated circuit in which a cell string is made up of a plurality of standard cells, a block is made up of a plurality of cell strings, and a chip is made up of a plurality of blocks, the following a to f. A method of manufacturing an integrated circuit, characterized in that a power supply wiring is formed in a process. a Step of specifying the power connection relationship of each block, b Step of specifying the size of current consumption of each block, c For each block, the sum of the current consumption of lower blocks in the power connection relationship including itself ( (hereinafter referred to as passing current); d) For each block, determining the power drop by multiplying the passing current by a constant that is proportional to the reciprocal of the number of its own cell rows and proportional to the length of its own cell row. , e For each block, the step of calculating the cumulative power drop of the upper blocks in the power connection relation including itself, f The constant of the above step d is determined so that the power drop of each block does not exceed the standard value, A process in which the line width of the power supply wiring of a standard cell designed to have a variable width is determined in accordance with this constant.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243439A JPS6396939A (en) | 1986-10-14 | 1986-10-14 | Manufacture of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243439A JPS6396939A (en) | 1986-10-14 | 1986-10-14 | Manufacture of integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6396939A true JPS6396939A (en) | 1988-04-27 |
Family
ID=17103890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243439A Pending JPS6396939A (en) | 1986-10-14 | 1986-10-14 | Manufacture of integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6396939A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9886537B2 (en) | 2014-03-31 | 2018-02-06 | Socionext Inc. | Method of supporting design, computer product, and semiconductor integrated circuit |
-
1986
- 1986-10-14 JP JP61243439A patent/JPS6396939A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9886537B2 (en) | 2014-03-31 | 2018-02-06 | Socionext Inc. | Method of supporting design, computer product, and semiconductor integrated circuit |
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