JPS6390222A - Modulating circuit - Google Patents
Modulating circuitInfo
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- JPS6390222A JPS6390222A JP23455486A JP23455486A JPS6390222A JP S6390222 A JPS6390222 A JP S6390222A JP 23455486 A JP23455486 A JP 23455486A JP 23455486 A JP23455486 A JP 23455486A JP S6390222 A JPS6390222 A JP S6390222A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はデータを送信していない間は信号をマーク又は
スペースのいずれかに保持するDMI(differe
ntial mark 1nversion )等の変
調回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to DMI (different
ntial mark 1nversion), etc.
[従来の技術]
デジタル画像データを送信する場合に、送受信を確実な
ものとなすために、データに変調を施すことが提案され
ている。このような変調方式の1つとしてデータとクロ
ックとにより変調動作するいわゆるDMI変調方式があ
る。このDMI変調方式ではデータを送信していない間
は信号をマーク又はスペースの何れかに保持する必要が
ある。[Prior Art] When transmitting digital image data, it has been proposed to modulate the data in order to ensure reliable transmission and reception. One such modulation method is the so-called DMI modulation method, which performs a modulation operation using data and a clock. In this DMI modulation method, it is necessary to hold the signal in either a mark or a space while data is not being transmitted.
一方、このような変調処理を高速に実行するためにはハ
ードウェア回路により変調回路を構成するのが一般的で
あるが、ハードウェア回路の立ち上り/立ち下り時の時
間遅れ等により、最終的にマーク又はスペースとならな
ければならないところにスパイクノイズを生じてしまう
ことがあった。On the other hand, in order to execute such modulation processing at high speed, it is common to configure the modulation circuit with a hardware circuit, but due to the time delay at the rise/fall of the hardware circuit, the final Spike noises could occur where there should be marks or spaces.
[発明が解決しようとする問題点]
本発明は上述した従来技術の欠点を除去するものであり
、その目的とする所は、変調信号の送信終了時において
常にその出力信号レベルが確実にマーク又はスペースの
状態に保持される変調回路を提供することにある。[Problems to be Solved by the Invention] The present invention eliminates the above-mentioned drawbacks of the prior art, and its purpose is to ensure that the output signal level is always marked or The object of the present invention is to provide a modulation circuit that is maintained in a state of space.
[問題点を解決するための手段]
本発明の変調回路は上記目的を達成するため、所定周期
でレベル反転することによりデータのビットセルタイミ
ングを決定するフリップフロップ回路と、前記ビットセ
ルタイミングと1/2位相ずれて送信データをNRZ変
換するNRZ変換回路と、前記フリップフロップ回路出
力のビットセルタイミング信号と前記NRZ変換回路出
力のNRZデータ信号との排他的論理和をとることによ
り前記送信データを変調する変調回路と、データ送信終
了信号により最後のビットセルタイミング以降の前記フ
リップフロップ回路出力の反転を阻止する反転阻止回路
を備える。[Means for Solving the Problems] In order to achieve the above object, the modulation circuit of the present invention includes a flip-flop circuit that determines the bit cell timing of data by inverting the level at a predetermined period, and a flip-flop circuit that determines the bit cell timing of data by inverting the level at a predetermined period. an NRZ conversion circuit that performs NRZ conversion on transmission data with a phase shift, and modulation that modulates the transmission data by taking an exclusive OR of a bit cell timing signal output from the flip-flop circuit and an NRZ data signal output from the NRZ conversion circuit. and an inversion prevention circuit that prevents the output of the flip-flop circuit from being inverted after the last bit cell timing in response to a data transmission end signal.
[作用]
かかる構成において、フリップフロップ回路は所定周期
でレベル反転することによりデータのビットセルタイミ
ングを決定する。一方、NRZ変換回路はビットセルタ
イミングと172位相ずれて送信データをNRZ変換す
る。変調回路はフリップフロップ回路出力のビットセル
タイミング信号とNRZ変換回路出力のNRZデータ信
号との排他的論理和をとることにより送信データを変調
する。反転阻止回路はデータ送信終了信号により最後の
ビットセルタイミング以降のフリップフロップ回路出力
の反転を阻止する。[Operation] In this configuration, the flip-flop circuit determines the bit cell timing of data by inverting the level at a predetermined period. On the other hand, the NRZ conversion circuit performs NRZ conversion on the transmission data with a 172 phase shift from the bit cell timing. The modulation circuit modulates the transmission data by exclusive ORing the bit cell timing signal output from the flip-flop circuit and the NRZ data signal output from the NRZ conversion circuit. The inversion prevention circuit prevents the flip-flop circuit output from being inverted after the last bit cell timing in response to the data transmission end signal.
[実施例]
以下、添付図面に従って本発明の実施例を詳細に説明す
る。[Examples] Examples of the present invention will be described in detail below with reference to the accompanying drawings.
第1図は実施例のDMI変調回路の回路図であり、第2
図は第1図のDMI変調回路の動作を示すタイミングチ
ャートである。第1図において、11〜15はDタイプ
のフリップフロップ(FF)、16.17はエクスクル
−ジブOR回路、18はNOR回路である。またTxE
N/は送信可能信号、CLKはクロック信号、TXc/
(/は負論理を示す)は送信クロック信号、TXDは送
信データ、DMiDは変調された送信信号である。FIG. 1 is a circuit diagram of the DMI modulation circuit of the embodiment, and the second
FIG. 1 is a timing chart showing the operation of the DMI modulation circuit shown in FIG. In FIG. 1, 11 to 15 are D-type flip-flops (FF), 16 and 17 are exclusive OR circuits, and 18 is a NOR circuit. Also TxE
N/ is a transmittable signal, CLK is a clock signal, TXc/
(/ indicates negative logic) is a transmission clock signal, TXD is transmission data, and DMiD is a modulated transmission signal.
クロック信号CLKはFF14で1/2分周されて送信
クロック信号TxC/になる。該送信クロック信号Tx
C/はモの立下りから立下りが送信データTxDの各デ
ータビットセルと同期している。第2図の送信データT
XDの部分(A)及び(B)は一連の送信データの最後
の部分の連続した2つのデータビットセルに対応する。The clock signal CLK is frequency-divided by 1/2 by the FF 14 to become the transmission clock signal TxC/. The transmission clock signal Tx
The falling edge of C/ is synchronized with each data bit cell of the transmission data TxD. Transmission data T in Figure 2
Parts (A) and (B) of XD correspond to two consecutive data bit cells of the last part of the series of transmitted data.
FFIIは送信クロック信号”rx C/の各立上りの
タイミングに入力の送信可能信号TxEN/をセットす
る。従って、入力より1ビツトセル分遅れた信号■を出
力する。該信号■は各データ送信の終了時においてHI
GHレベルであり、このHI G、HレベルはFF15
を強制セットするので、このDMI変調回路はデータを
送信していない間は常にマークレベルを保持することに
なる。The FFII sets the input transmit enable signal TxEN/ at the timing of each rising edge of the transmission clock signal "rxC/. Therefore, it outputs the signal ■ which is delayed by one bit cell from the input. This signal ■ indicates the end of each data transmission. HI at times
GH level, and this HI G, H level is FF15
Since this is forcibly set, this DMI modulation circuit always holds the mark level while not transmitting data.
FF12は送信可能信号TxEN/を他の入力としてい
るNOR回路18からの送信クロック信号”rx C/
の反転信号■をクロック入力としており、各データビッ
トセルの周期に同期したタイミングでHIGH,LOW
に反転する信号■を出力する。The FF 12 receives the transmission clock signal "rxC/" from the NOR circuit 18 whose other input is the transmission enable signal TxEN/.
The clock input is the inverted signal ■ of
Outputs a signal ■ that is inverted.
FF13は送信クロック信号TxC/をクロック人力と
しており、該クロック信号Txc/の各立上りで送信デ
ータ信号TxDをNRZ信号に変換する。即ち、送信デ
ータ信号TxDがLOWレベル(論理O)になるとき又
はLOWレベルである間はFF13の出力をそのままの
レベルに保持し、また送信データ信号TXDがHIGH
レベル(論理1)になるときはFF13の出力レベルを
反転し、かつ送信データ信号TxDが)ilGHレベル
である間はクロック信号’rx C/の各立上りに同期
してFF13の出力レベルを反転する。The FF 13 uses the transmission clock signal TxC/ as a clock, and converts the transmission data signal TxD into an NRZ signal at each rising edge of the clock signal TxC/. That is, when the transmission data signal TxD becomes LOW level (logical O) or while it is at LOW level, the output of the FF 13 is held at the same level, and when the transmission data signal TXD is HIGH.
When the level (logic 1) is reached, the output level of FF13 is inverted, and while the transmission data signal TxD is at the )ilGH level, the output level of FF13 is inverted in synchronization with each rising edge of the clock signal 'rxC/. .
これが第2図の信号■である。This is the signal ■ in FIG.
FFI 5はNRZ信号をDMI変調した送信信号DM
iDを形成する。即ち、エクスクル−ジブOR回路17
は信号■と■を入力とするので、該回路17の出力には
信号■が得られる。該信号@は送信データ信号TXDが
LOWレベルである間はFF13の出力が反転しないか
ら各ビットセルの間に変化しない信号である。FF15
はクロック信号CLKの各立上りで信号■をセットする
。FFI 5 is a transmission signal DM obtained by DMI modulating the NRZ signal.
Form an ID. That is, the exclusive jib OR circuit 17
Since the circuit 17 receives the signals ■ and ■ as input, the signal ■ is obtained as the output of the circuit 17 . The signal @ is a signal that does not change between each bit cell because the output of the FF 13 is not inverted while the transmission data signal TXD is at the LOW level. FF15
sets the signal ■ at each rising edge of the clock signal CLK.
そして、データ送信終了時には信号TxEN/が図のタ
イミングfで立上がる。これによりNOR回路18の一
方の入力がHIGHレベルになるから、その出力信号■
はその後LOWレベルに保たれ、ビットセルタイミング
を決定するFF12はもはや反転しなくなる。即ち、F
F12の出力信号■はタイミングiになっても立上がら
ない。Then, at the end of data transmission, the signal TxEN/ rises at timing f in the figure. As a result, one input of the NOR circuit 18 becomes HIGH level, so its output signal ■
is then kept at a LOW level, and FF12, which determines the bit cell timing, is no longer inverted. That is, F
The output signal (■) of F12 does not rise even at timing i.
該信号■の変化は送信信号DMiDのビットセル区間に
おける信号の変化を作り出すものであるから、この信号
が送信最終ビットセルの最後のタイミング、つまりタイ
ミングiで変化しなくなると、エクスクル−ジブOR回
路17出力の信号■においてもその最終ビットセルタイ
ミングにの最後、つまりタイミングjにおいて変化が生
じない。従って、FF15において、タイミングnにお
ける入力信号■は、タイミングλでセットした入力信号
■と同一レベルとなるから、タイミングnでのクロック
セット動作はD Mi D信号を変化させる要因とはな
らない。かようにしてDMI変調信号の送信終了時にお
ける出力信号レベルは確実にマークの状態に保持される
。送信データ信号TxDのデータパターンは様々である
が、上述の動作はどのデータパターンにもあてはまるか
ら、データ送信の各終了時にはDMiD信号は安定かつ
確実にマークレベル(又はスペースレベル)に保持され
る。Since the change in the signal (2) produces a change in the signal in the bit cell section of the transmission signal DMiD, when this signal stops changing at the last timing of the final transmission bit cell, that is, at the timing i, the exclusive-Jib OR circuit 17 output Even in the signal ■, no change occurs at the end of the final bit cell timing, that is, at the timing j. Therefore, in the FF 15, the input signal ■ at timing n has the same level as the input signal ■ set at timing λ, so the clock setting operation at timing n does not cause a change in the D Mi D signal. In this way, the output signal level at the end of transmission of the DMI modulated signal is reliably maintained at the mark state. Although the data patterns of the transmitted data signal TxD vary, the above-described operation applies to any data pattern, so that the DMiD signal is stably and reliably held at the mark level (or space level) at the end of each data transmission.
[効果]
以上説明した如く本発明によれば、変調信号の各送信終
了時において常にその出力信号レベルが確実にマーク又
はスペースの状態に保持されるので、受信側装置におけ
る誤動作が防止される。[Effects] As described above, according to the present invention, the output signal level is always reliably maintained in the mark or space state at the end of each transmission of the modulated signal, thereby preventing malfunctions in the receiving device.
第1図は実施例のDMI変調回路の回路図、第2図は第
1図のDMI変調回路の動作を示すタイミングチャート
である。
図中、11〜15・・・Dタイプフリップフロップ(F
F)、16.17・・・エクスクル−ジブOR回路、1
8・・・NOR回路である。FIG. 1 is a circuit diagram of the DMI modulation circuit of the embodiment, and FIG. 2 is a timing chart showing the operation of the DMI modulation circuit of FIG. 1. In the figure, 11 to 15...D type flip-flop (F
F), 16.17... exclusive jib OR circuit, 1
8...NOR circuit.
Claims (1)
のいずれかのレベルに保持する変調回路において、所定
周期でレベル反転することによりデータのビットセルタ
イミングを決定するフリップフロップ回路と、前記ビッ
トセルタイミングと1/2位相ずれて送信データをNR
Z変換するNRZ変換回路と、前記フリップフロップ回
路出力のビットセルタイミング信号と前記NRZ変換回
路出力のNRZデータ信号との排他的論理和をとること
により前記送信データを変調する変調回路と、データ送
信終了信号により最後のビットセルタイミング以降の前
記フリップフロップ回路出力の反転を阻止する反転阻止
回路を備えることを特徴とする変調回路。A modulation circuit that maintains a signal at either mark or space level while not transmitting data includes a flip-flop circuit that determines data bit cell timing by inverting the level at a predetermined period; /2 phase shift and send data to NR
an NRZ conversion circuit that performs Z conversion; a modulation circuit that modulates the transmission data by taking an exclusive OR of the bit cell timing signal output from the flip-flop circuit and the NRZ data signal output from the NRZ conversion circuit; and a modulation circuit that modulates the transmission data. A modulation circuit comprising an inversion prevention circuit that prevents inversion of the output of the flip-flop circuit after the last bit cell timing based on a signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23455486A JPS6390222A (en) | 1986-10-03 | 1986-10-03 | Modulating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23455486A JPS6390222A (en) | 1986-10-03 | 1986-10-03 | Modulating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6390222A true JPS6390222A (en) | 1988-04-21 |
Family
ID=16972843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23455486A Pending JPS6390222A (en) | 1986-10-03 | 1986-10-03 | Modulating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6390222A (en) |
-
1986
- 1986-10-03 JP JP23455486A patent/JPS6390222A/en active Pending
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