JPS6382536A - Channel device - Google Patents
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- JPS6382536A JPS6382536A JP22727986A JP22727986A JPS6382536A JP S6382536 A JPS6382536 A JP S6382536A JP 22727986 A JP22727986 A JP 22727986A JP 22727986 A JP22727986 A JP 22727986A JP S6382536 A JPS6382536 A JP S6382536A
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- 230000004044 response Effects 0.000 claims abstract description 7
- 230000004913 activation Effects 0.000 claims description 28
- 239000000284 extract Substances 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 10
- 238000004891 communication Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 230000008569 process Effects 0.000 abstract description 4
- 230000002457 bidirectional effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000008685 targeting Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、複数のサブチャネルの入出力制御を行なう
チャネル装置に係り、特にＣＰＵからの入出力起動命令
に対する処理方式に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a channel device that performs input/output control of a plurality of subchannels, and particularly relates to a processing method for an input/output activation command from a CPU. .
（従来の技術）
この種のチャネル装置は、ＣＰＩＪから１つの入出力起
動命令を渡されると、その入出力起動命令処理（即ち、
ＣＰＵからの入出力起動命令を受付け、その命令で指定
されている主記憶の領域からサブチャネル制御情報を取
込む処理）を実施するようになっている。しかし、従来
のチャネル装置では、１つの入出力起動命令処理の実行
期間に別の入出力起動命令がＣＰＵから渡された場合、
実行中の命令処理に関する情報が失われてしまう恐れが
あった。そこで、従来のチャネル装置は、１つの入出力
起動命令処理の実行期間は、他の入出力起動命令が受付
けられないチャネル状態、即ちチャネルビジー状態とな
るように構成されていた。このため、チャネル装置が入
出力起動命令処理を実行中は、ＣＰＵからの新たな入出
力起動命令は受付けられず、ＣＰＵからみた場合複数の
入出力制御が完全に独立制御とならない問題があった。(Prior Art) When this type of channel device receives one input/output activation command from CPIJ, it processes the input/output activation command (i.e.,
It accepts an input/output activation command from the CPU and executes a process of fetching subchannel control information from the main memory area specified by the command. However, in conventional channel devices, if another input/output activation command is passed from the CPU during the execution period of one input/output activation command processing,
There was a risk that information regarding the instruction processing being executed would be lost. Therefore, conventional channel devices are configured such that during the execution period of one input/output activation command process, the channel state is such that no other input/output activation commands are accepted, that is, the channel is in a busy state. For this reason, while the channel device is executing input/output activation command processing, new input/output activation commands are not accepted from the CPU, and there is a problem in which multiple input/output controls are not completely independent from the CPU's perspective. .
言替えれば、ＣＰｔＪは、本来は独立の入出力制御をチ
ャネル装置の制御下でしか管理できない問題があった。In other words, CPtJ has the problem that originally independent input/output control can only be managed under the control of the channel device.
（発明が解決しようとする問題点）
上記のように、従来のチャネル装置では、チャネルビジ
ー状態の管理が必要であるため、複数の入出力制御を独
立に実行することができなかった。(Problems to be Solved by the Invention) As described above, in the conventional channel device, it is necessary to manage the channel busy state, and therefore it is not possible to independently execute multiple input/output controls.
この発明は上記事情に鑑みてなされたものでその目的は
、チャネルビジー状態の管理を不要にでき、複数のサブ
チャネルの入出力制御が独立に行なえるチャネル装置を
提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to provide a channel device that can eliminate the need for channel busy state management and can independently perform input/output control of a plurality of subchannels.
［発明の構成］
（問題点を解決するための手段と作用）この発明では、
サブチャネル単位で割当てられた独立のサブチャネル情
報領域を有するサブチャネルメモリと、このサブチャネ
ルメモリのアドレスを指定する第１および第２アドレス
レジスタと、シーケンス制御回路と、先入れ先出し方式
のバッファメモリと、マイクロプロセッサとが設けられ
る。シーケンス制御回路は、サブチャネル番号とサブチ
ャネル制御情報アドレスとを含むＣＰＵからの入出力起
動命令を受けるとそのサブチャネル番号を第１アドレス
レジスタにセットし、この第１アドレスレジスタの指定
するサブチャネルメモリ内サブチャネル情報領域にサブ
チャネル番号およびサブチャネル制御情報アドレスを含
むサブチャネル情報を書込み、ＣＰＵに入出力起動命令
受付は応答を返す。また上記サブチャネル番号は、サブ
チャネルメモリへのサブチャネル情報書込みが行なわれ
る毎にバッファメモリに格納され、その都度このバッフ
ァメモリからマイクロプロセッサに割込みが入る。マイ
クロプロセッサは、この割込みを受付けると、バッファ
メモリからサブチャネル番号を取出して第２アドレスレ
ジスタにセットし、この第２アドレスレジスタの指定す
るサブチャネルメモリ内サブチャネル情報領域を参照し
て対応するサブチャネルの入出力制御を行なう。上記の
構成によれば、サブチャネル入出力制御のためのマイク
ロプロセッサの動作中にＣＰＵから他の入出力起動命令
が発行されても、サブチャネル内の対象サブチャネル情
報領域が異なり、しかもこの情報領域へのサブチャネル
情報書込みはシーケンス制御回路によりマイクロプロセ
ッサから独立に行なわれため、この命令を受付けること
が可能となる。[Structure of the invention] (Means and effects for solving the problem) In this invention,
a subchannel memory having an independent subchannel information area allocated for each subchannel, first and second address registers for specifying addresses of the subchannel memory, a sequence control circuit, and a first-in, first-out buffer memory; A microprocessor is provided. When the sequence control circuit receives an input/output activation command from the CPU that includes a subchannel number and a subchannel control information address, the sequence control circuit sets the subchannel number in a first address register, and selects the subchannel specified by the first address register. Subchannel information including a subchannel number and a subchannel control information address is written in the subchannel information area in the memory, and a response is returned to the CPU when receiving an input/output activation command. The subchannel number is stored in the buffer memory each time subchannel information is written to the subchannel memory, and an interrupt is generated from the buffer memory to the microprocessor each time. When the microprocessor receives this interrupt, it retrieves the subchannel number from the buffer memory, sets it in the second address register, refers to the subchannel information area in the subchannel memory specified by the second address register, and selects the corresponding subchannel number. Performs channel input/output control. According to the above configuration, even if another input/output activation command is issued from the CPU during operation of the microprocessor for subchannel input/output control, the target subchannel information area within the subchannel is different, and this information Since writing of subchannel information to the area is performed by the sequence control circuit independently of the microprocessor, this instruction can be accepted.
（実施例）
第１図はこの発明の一実施例に係るチャネル装置のブロ
ック構成を示す。同図において、１０はチャネル装置で
ある。チャネル装置１０は、制御バス１１、アドレスバ
ス１２およびデータバス１３から成るシステムバス１４
に接続されている。このシステムバス１４には、図示せ
ぬＣＰＩＪ１主記憶なども接続されている。(Embodiment) FIG. 1 shows a block configuration of a channel device according to an embodiment of the present invention. In the figure, 10 is a channel device. The channel device 10 has a system bus 14 consisting of a control bus 11, an address bus 12 and a data bus 13.
It is connected to the. The system bus 14 is also connected to a CPIJ1 main memory (not shown).
チャネル装置１０において、２１は制御バス１１との間
の情報入出力に供される双方向の入出力レジスタＣｌ０
Ｒ）、２２はアドレスバス１２との間の情報入出力に供
される双方向の入出力レジスタ（１０Ｒ）、２３はアド
レスバス１２どの間の情報入出力に供される双方向の入
出力レジスタ（ＩＯＲ）である。入出力レジスタ２２．
２３は、内部バス２４に接続されている。この内部バス
２４には、サブチャネルメモリ２５のデータ入出力ボー
トＤが接続されている。In the channel device 10, 21 is a bidirectional input/output register Cl0 used for inputting/outputting information to/from the control bus 11.
R), 22 is a bidirectional input/output register (10R) used for inputting and outputting information between the address bus 12, and 23 is a bidirectional input/output register used for inputting and outputting information between the address bus 12. (IOR). Input/output register 22.
23 is connected to an internal bus 24. A data input/output port D of a subchannel memory 25 is connected to this internal bus 24 .
サブチャネルメモリ２５のメモリ領域は、第２図に示す
ように、複数の領域（サブチャネル情報領域と呼ぶ）
２６−０〜２６−ｍに分割される。サブチャネル情報領
域２６−ｉ （ｉ−Ｑ〜ｍ）は、番号がｉのサブチャネ
ル＃１の入出力制御に必要となる情報（サブチャネル情
報と呼ぶ）を格納するのに用いられるもので、チャネル
装置１０に割当てられたチャネル番号が設定されるフィ
ールド２７ａ１サブチヤネル＃ｉに割当てられた番号（
サブチャネル番号〉が設定されるフィールド２７ｂ、サ
ブチャネル＃ｉの入出力制御に必要な情報（サブチャネ
ル制御情報と呼ぶ）の主記憶内格納先アドレス（サブチ
ャネル制御情報アドレスと呼ぶ）が設定されるフィール
ド２７Ｃ１サブチヤネル＃１に関する入出力制御中であ
ることを示すフラグ（Ｆ）が設定されるフィールド２７
ｄ、およびサブチャネル１ｌｉｌｌ陣情報が設定される
フィールド２７ｅを有している。なお、この実施例では
、チャネル装置１０に物理的に接続されている入出力装
置、セツション、１つの端末の送信１能、受信機能など
が、チャネル装置１０の入出力制御の対象となるサブチ
ャネルとして定義されている。As shown in FIG. 2, the memory area of the subchannel memory 25 includes a plurality of areas (referred to as subchannel information areas).
It is divided into 26-0 to 26-m. The subchannel information area 26-i (i-Q to m) is used to store information (referred to as subchannel information) necessary for input/output control of subchannel #1 with number i, Field 27a1 in which the channel number assigned to the channel device 10 is set; the number assigned to subchannel #i (
The field 27b in which the subchannel number> is set, and the storage address in the main memory (referred to as the subchannel control information address) of information necessary for input/output control of subchannel #i (referred to as the subchannel control information) is set. Field 27C1 Field 27 in which a flag (F) indicating that input/output control regarding subchannel #1 is being set
d, and a field 27e in which subchannel 1lill group information is set. In this embodiment, input/output devices, sessions, transmission capabilities, reception functions, etc. of one terminal that are physically connected to the channel device 10 are subchannels that are subject to input/output control of the channel device 10. is defined as.
再び第１図を参照すると、３１はサブチャネルメモリ２
５に対する入出力およびシステムバス手順を実行するシ
ーケンス制御回路である。シーケンス制御回路３１は入
出力レジスタ２１および内部バス２４に接続されると共
に、アドレスレジスタ（ＡＲ）３２、アドレスライン３
３を介してサブチャネルメモリ２５のアドレスボートＡ
に接続されている。アドレスライン３３および内部バス
２４には、第３図に示すように入出力命令の種別（例え
ば入出力起動を指示する命令、入出力動作の停止を指示
する命令等）を示すコード（入出力命令種別コード）お
よびサブチャネル番号を一時格納するＦＩＦＯ（ファー
スト・イン・ファースト・アウト）バッファ３４の入力
が接続されている。このＦＩＦＯバッファ３４は、上記
の情報を格納する毎にその旨を示す信号を割込みライン
３５に出力するようになっている。この割込みライン３
５には、チャネル装置１０の中心を成しＣＰＵから要求
された入出力制御を行なうマイクロプロセッサ３６が接
続されている。Referring again to FIG. 1, 31 is the subchannel memory 2.
5 is a sequence control circuit that executes input/output and system bus procedures for 5. The sequence control circuit 31 is connected to the input/output register 21 and the internal bus 24, as well as an address register (AR) 32 and an address line 3.
3 to address port A of subchannel memory 25.
It is connected to the. As shown in FIG. 3, the address line 33 and internal bus 24 contain codes (input/output It is connected to the input of a FIFO (first in first out) buffer 34 that temporarily stores the type code) and subchannel number. The FIFO buffer 34 is configured to output a signal to the interrupt line 35 each time the above information is stored. This interrupt line 3
5 is connected to a microprocessor 36 which forms the core of the channel device 10 and performs input/output control requested by the CPU.
マイクロプロセッサ３６のバス（以下、マイクロプロセ
ッサバスと称する）３７には、ＦＩＦＯバッファ３４の
出力、サブチャネルメモリ２５のアドレスを指定するア
ドレスレジスタ（ＡＲ＞３８の入力が接続されている。A bus 37 of the microprocessor 36 (hereinafter referred to as microprocessor bus) is connected to the output of the FIFO buffer 34 and the input of an address register (AR>38) that specifies the address of the subchannel memory 25.
このアドレスレジスタ３８の出力はアドレスライン３３
に接続されている。また、マイクロプロセッサバス３７
には、主としてサブチャネルメモリ２５とマイクロプロ
セッサ３６との間の情報入出力に供される双方向の入出
力レジスタ（ＩＯＲ）３９の一方の入出力ボートが接続
されている。この入出力レジスタ３９の他方の入出力ボ
ートは、サブチャネルメモリ２５のデータ入出力ボート
Ｄおよび内部バス２４に接続されている。The output of this address register 38 is the address line 33.
It is connected to the. Also, the microprocessor bus 37
is connected to one input/output port of a bidirectional input/output register (IOR) 39, which is mainly used for inputting/outputting information between the subchannel memory 25 and the microprocessor 36. The other input/output port of input/output register 39 is connected to data input/output port D of subchannel memory 25 and internal bus 24.
次に、この発明の一実施例の動作を説明する。Next, the operation of one embodiment of the present invention will be explained.
今、ＣＰＵからシステムバス１４上に１−１のサブチャ
ネル＃ｉを対象とする入出力起動命令（サブチャネル入
出力起動命令）が出力されたものとする。この入出力起
動命令は、プロセッサ通信（ここではＣＰ（Ｊからチャ
ネル装置１０への通信）であることを示すファンクショ
ン情報、入出力起動命令であることを示す入出力命令種
別コード、チャネル番号、サブチャネル番号（ここでは
１）およびサブチャネル制御情報アドレスを含んでいる
。It is now assumed that an input/output activation instruction (subchannel input/output activation instruction) targeting subchannel #i of 1-1 is output from the CPU onto the system bus 14. This input/output activation instruction includes function information indicating that it is processor communication (in this case, CP (communication from J to channel device 10)), an input/output instruction type code indicating that it is an input/output activation instruction, a channel number, a sub It includes a channel number (here 1) and a subchannel control information address.
この実施例では、上記の入出力起動命令のうち、ファン
クション情報はシステムバス１４の制御バス１１上に、
入出力命令種別コード、チャネル番号およびサブチャネ
ル番号はアドレスバス１２上に、そしてチャネル制御情
報アドレスはデータバス１３上に、それぞれ出力される
。In this embodiment, among the above input/output activation instructions, function information is stored on the control bus 11 of the system bus 14.
The input/output instruction type code, channel number, and subchannel number are output onto the address bus 12, and the channel control information address is output onto the data bus 13, respectively.
制御バス１１上のファンクション情報は入出力レジスタ
２１に、アドレスバス１２上の入出力命令種別コード、
チャネル番号およびサブチャネル番号は入出力レジスタ
２２に、そしてデータバス１３上のチャネル制御情報ア
ドレスは入出力レジスタ２３に、それぞれ導かれる。も
しアドレスバス１２からのチャネル番号が、チャネル装
Ｈ１０を指定している場合には、図示せぬチャネル番号
デコーダからの入力イネーブル信号により、ファンクシ
ョン情報は入出力レジスタ２１に、入出力命令種別コー
ド、チャネル番号およびサブチャネル番号は入出力レジ
スタ２２に、そしてチャネル制御情報アドレスは入出力
レジスタ２３に、それぞれセットされる。The function information on the control bus 11 is stored in the input/output register 21, the input/output instruction type code on the address bus 12,
The channel number and subchannel number are guided to the input/output register 22, and the channel control information address on the data bus 13 is guided to the input/output register 23, respectively. If the channel number from the address bus 12 specifies the channel device H10, the function information is stored in the input/output register 21 by the input enable signal from the channel number decoder (not shown), including the input/output instruction type code, The channel number and subchannel number are set in the input/output register 22, and the channel control information address is set in the input/output register 23, respectively.
入出力レジスタ２１にセットされたファンクション情報
はシーケンス制御回路３１に供給される。シーケンス制
御回路３１は、このファンクション情報によりＣＰＵか
らの通信を認識すると、入出力レジスタ２２から内部バ
ス２４経由でサブチャネル番号を取込み、このサブチャ
ネル番号に対応したサブチャネルメモリアドレスをアド
レスレジスタ３２にセットする。このアドレスレジスタ
３２にセットされるアドレスは、サブチャネル情報領域
２６−０〜２６−ｍのサイズが２ｎバイトであるものと
すると、サブチャネル番号とｎビットデータ（各ビット
は“０″）との連結情報であり、サブチャネル番号はサ
ブチャネルメモリ２５内サブチヤネル情報領域２６−１
を指定する上位アドレスを、ｎビットデータはサブチャ
ネル情報領域２６−１内オフセツトを指定する下位アド
レスを示す。シーケンス制御回路３１は、この下位アド
レスを順にインクリメントすることにより、入出力レジ
スタ２２にセットされている情報中のチャネル番号、サ
ブチャネル番号をサブチャネルメモリ２５のサブチャネ
ル情報領域２６−１（ここでは１−１）のフィールド２
７ａ、２７ｂニ、入出力レジスタ２３にセットされてい
るサブチャネル制御情報アドレスをフィールド２７Ｇに
、そして論理“１”のフラグ（Ｆ）をフィールド２７ｄ
に、それぞれ書込む。The function information set in the input/output register 21 is supplied to the sequence control circuit 31. When the sequence control circuit 31 recognizes communication from the CPU based on this function information, it takes in the subchannel number from the input/output register 22 via the internal bus 24 and stores the subchannel memory address corresponding to this subchannel number in the address register 32. set. Assuming that the size of the subchannel information areas 26-0 to 26-m is 2n bytes, the address set in this address register 32 is a combination of the subchannel number and n-bit data (each bit is "0"). This is connection information, and the subchannel number is stored in the subchannel information area 26-1 in the subchannel memory 25.
The n-bit data indicates a lower address that specifies an offset within the subchannel information area 26-1. By sequentially incrementing the lower addresses, the sequence control circuit 31 converts the channel number and subchannel number in the information set in the input/output register 22 into the subchannel information area 26-1 of the subchannel memory 25 (here, 1-1) field 2
7a, 27b D, the subchannel control information address set in the input/output register 23 is placed in the field 27G, and the flag (F) of logic "1" is placed in the field 27d.
Write each.
次にシーケンス制御回路３１は、入出力レジスタ２２に
セットされている情報中の入出力種別コードが入出力起
動命令を示していることから、ＣＰＵからの入出力起動
命令を受付けたことを示す応答情報を入出力レジスタ２
３にセットすると共に入出力レジスタ２１にＣＰＵへの
通信であることを示すファンクション情報を設定し、シ
ステムバス１４を介しＣＰＵへの情報転送を行なう。即
ちシーケンス制御回路３１は、サブチャネルメモリ２５
のサブチャネル情報領ｔｉ！２６−ｉへの（サブチャネ
ル＃ｉに関する）サブチャネル情報書込みを行なうと、
ＣＰＵに入出力起動命令受付は応答を返す。Next, since the input/output type code in the information set in the input/output register 22 indicates an input/output activation instruction, the sequence control circuit 31 responds with a response indicating that it has accepted the input/output activation instruction from the CPU. Information input/output register 2
3, and also sets function information indicating that communication is to the CPU in the input/output register 21, and transfers information to the CPU via the system bus 14. That is, the sequence control circuit 31 controls the subchannel memory 25
's sub-channel information area ti! When writing subchannel information (related to subchannel #i) to 26-i,
When receiving an input/output activation command, a response is returned to the CPU.
シーケンス制御回路３１は、ＣＰＵに応答を返すと、入
出力レジスタ２２にセットされている情報中の入出力種
別コードとアドレスレジスタ３２から出力されているサ
ブチャネルメモリアドレスの上位アドレスであるサブチ
ャネル番号とを、ＦＩＦＯバッファ３４にセットする。When the sequence control circuit 31 returns a response to the CPU, it inputs the input/output type code in the information set in the input/output register 22 and the subchannel number which is the upper address of the subchannel memory address output from the address register 32. are set in the FIFO buffer 34.
このＦＩＦＯバッファ３４への情報セットが行なわれる
と、その旨を示す信号が同バッフ？３４から出力される
。この信号は、割込みライン３５を介してマイクロプロ
セッサ３６に供給され、これによりマイクロプロセッサ
３６に割込みが入る。When information is set to this FIFO buffer 34, a signal indicating this is set to the FIFO buffer 34. It is output from 34. This signal is provided to microprocessor 36 via interrupt line 35, thereby causing an interrupt to microprocessor 36.
さて、シーケンス制御回路３１は、ＦＩＦＯ３４への上
記した情報セットを行なうと、サブチャネルメモリ２５
内のサブチャネル情報領域２６−ｉ（ここでは１−１）
のフィールド２７ｃからサブチャネル制御情報アドレス
を読出し、内部バス２４を介して入出力レジスタ２２に
セットする。次にシーケンス制御回路３１は、入出力レ
ジスタ２２にセットしたサブチャネル制御情報アドレス
を用いて図示せぬ主記憶をアクセスし、一種のＣＣＷ（
チャネル制御１１ｆｌりであるサブチャネル制御情報（
サブチャネル＃１用）を読出す。このサブチャネル制御
情報は、システムバス１４の例えばデータバス１３を介
してチャネル装置１０に転送され、入出力レジスタ２３
にセットされる。シーケンス制御回路３１は、入出力レ
ジスタ２３にセットされた主記憶からのサブチャネル＃
ｉ用サブチャネル制御情報を、サブチャネルメモリ２５
のサブチャネル情報領域２６−１のフィールド２７ｅに
書込む。Now, when the sequence control circuit 31 sets the above information to the FIFO 34, the subchannel memory 25
subchannel information area 26-i (here 1-1) within
The subchannel control information address is read from the field 27c and set in the input/output register 22 via the internal bus 24. Next, the sequence control circuit 31 accesses the main memory (not shown) using the subchannel control information address set in the input/output register 22, and uses a type of CCW (
Channel control 11fl subchannel control information (
(for subchannel #1). This subchannel control information is transferred to the channel device 10 via the system bus 14, for example, the data bus 13, and is transferred to the input/output register 23.
is set to The sequence control circuit 31 receives the subchannel # from the main memory set in the input/output register 23.
The subchannel control information for i is stored in the subchannel memory 25.
is written in the field 27e of the subchannel information area 26-1.
−・方、マイクロプロセッサ３６は、割込みライン３５
からの割込みを検出すると、サブチャネルメモリ２５へ
のサブチャネル情報書込みを判断し、ＦＩＦＯバッファ
３４にセットされた入出力種別コードおよびサブチャネ
ル番号をマイクロプロセッサバス３７経由で取込む。そ
してマイクロプロセッサ３６は、ＦＩＦＯバッファ３４
から取込んだサブチャネル番号で示されるサブチャネル
＃１（ここでは１−１）の入出力制御用のタスクを稼働
可能状態に設定する。即ちマイクロプロセッサ３６は、
サブチャネル＃ｉに関する処理（ここでは入出力制御）
の準備を行なう。これにより、他のサブチャネルに対応
するタスクが稼働状態になければ、サブチャネル＃１に
対応するタスクに従うサブチャネル＃１の入出力制御が
開始される。また、稼働可能状態のタスクが他にもあれ
ば、その優先順位に従って入出力１ｆｆＪＩＯが行なわ
れる。なお、この入出力制御に際しては、以下に述べる
サブチャネル制御情報読出しが行なわれる。- On the other hand, the microprocessor 36 interrupts the interrupt line 35.
When an interrupt is detected, it is determined whether to write subchannel information to the subchannel memory 25, and the input/output type code and subchannel number set in the FIFO buffer 34 are taken in via the microprocessor bus 37. The microprocessor 36 then stores the FIFO buffer 34
The task for input/output control of subchannel #1 (1-1 in this case) indicated by the subchannel number imported from is set to an operational state. That is, the microprocessor 36
Processing related to subchannel #i (input/output control here)
Make preparations. As a result, if the tasks corresponding to other subchannels are not in the active state, input/output control of subchannel #1 is started according to the task corresponding to subchannel #1. Furthermore, if there are other tasks in the ready state, input/output 1ffJIO is performed according to their priority. Note that during this input/output control, subchannel control information reading described below is performed.
まずマイクロプロセッサ３６は、サブチャネルメモリ２
５におけるサブチャネル＃１用サブチャネル情報領域２
６−１のフィールド２７ｅの先頭アドレスをアドレスレ
ジスタ３８にセットする。このアドレスは、サブチャネ
ル情報領域２６−１を指定するためのサブチャネル＃ｉ
のサブチャネル番号と、フィールド２７ｅの先頭位置を
指定するためのサブチャネル情報領域２６−１内オフセ
ツト（ｎビット）との連結情報から成る。そしてマイク
ロプロセッサ３６は、アドレスレジスタ３８の下位アド
レス（ｎビットのサブチャネル情報領域２６−１内オフ
セツト）をインクリメントしながら、サブチャネルメモ
リ２５に対する読出しを行なう。これにより、サブチャ
ネルメモリ２５のサブチャネル情報領域２６−１のフィ
ールド２７ｅからサブチャネル＃ｉに関するサブチャネ
ル制御情報が順次読出される。マイクロプロセッサ３６
は、サブチャネルメモリ２５から読出されたサブチャネ
ル制御情報を入出力レジスタ３９、マイクロプロセッサ
バス３７を介して内部メモリ（図示せず）に取込む。そ
してマイクロプロセッサ３６は、この取込んだサブチャ
ネル制御情報に従ってサブチャネル＃ｉの入出力制御を
行なう。First, the microprocessor 36 stores the subchannel memory 2
Subchannel information area 2 for subchannel #1 in 5
The start address of the field 27e of 6-1 is set in the address register 38. This address is the subchannel #i for specifying the subchannel information area 26-1.
The field 27e consists of concatenated information of the subchannel number and an offset (n bits) within the subchannel information area 26-1 for specifying the starting position of the field 27e. Then, microprocessor 36 reads data from subchannel memory 25 while incrementing the lower address (n-bit offset within subchannel information area 26-1) of address register 38. As a result, subchannel control information regarding subchannel #i is sequentially read from field 27e of subchannel information area 26-1 of subchannel memory 25. microprocessor 36
takes in the subchannel control information read from the subchannel memory 25 into an internal memory (not shown) via the input/output register 39 and the microprocessor bus 37. The microprocessor 36 then performs input/output control of the subchannel #i according to the acquired subchannel control information.
以上のマイクロプロセッサ３６の動作中に、ＣＰＵから
他のサブチャネル＃ｊを対象とする入出力起動命令が発
行されたものとする。このサブチャネル＃ｊに関するサ
ブチャネル情報領域は、サブチャネル＃１のそれとは異
なる。このため、サブチャネル＃ｊに関するサブチャネ
ル情報は、シーケンス制御回路３１により、サブチャネ
ル＃ｉを対象とする入出力起動命令の場合と同様にして
、サブチャネル＃１に関するサブチャネル情報を消滅さ
せることなく、サブチャネルメモリ２５に確実に書込ま
れる。しかも、この書込みは、シーケンス制御回路３１
によりマイクロプロセッサ３６から独立に行なわれる。Assume that during the above operation of the microprocessor 36, the CPU issues an input/output activation command targeting another subchannel #j. The subchannel information area for this subchannel #j is different from that for subchannel #1. Therefore, the sequence control circuit 31 eliminates the subchannel information regarding subchannel #j from the subchannel information regarding subchannel #1 in the same manner as in the case of the input/output activation command targeting subchannel #i. The data is written to the subchannel memory 25 without fail. Moreover, this writing is performed by the sequence control circuit 31.
This is done independently from the microprocessor 36.
したがってチャネル装Ｈ１０は、チャネルビジー状態の
管理を行なう必要はなく、常時ＣＰＵからの入出力起動
命令を受付けることができる。なお、サブチャネル情１
１領域２６−ｉ （たとえば１−１）内のフラグ（Ｆ）
は、同領域内のサブチャネル制御情報アドレスの指定す
るサブチャネル制御情報に従う入出力制御がすべて終了
するとリセットされる。Therefore, the channel device H10 does not need to manage the channel busy state and can always accept input/output activation commands from the CPU. In addition, sub channel information 1
Flag (F) in 1 area 26-i (for example 1-1)
is reset when all input/output control according to the subchannel control information specified by the subchannel control information address in the same area is completed.
［発明の効果］
以上詳述したようにこの発明によれば、ＣＰＵからの入
出力起動命令の受付けが他の入出力起動命令処理中であ
っても行なえるので、チャネルビジー状態の管理が不要
となり、複数のサブチャネルの入出力制御が独立に行な
える。このため、幾つかのチャネルを統合化するような
場合でも、基本ソフトウェア（Ｏ８＞をそのまま利用す
ることができる。[Effects of the Invention] As detailed above, according to the present invention, an input/output activation command from the CPU can be accepted even when another input/output activation command is being processed, so there is no need to manage the channel busy state. Therefore, input/output control of multiple subchannels can be performed independently. Therefore, even if several channels are to be integrated, the basic software (O8>) can be used as is.
第１図はこの発明の一実施例に係るチャネル装置のブロ
ック構成図、第２図は第１図に示すサブチャネルメモリ
２５に割付けられるサブチャネル情報領域を説明する図
、第３図は第１図に示すＦＩＦＯバッファ３４に書込ま
れる情報の構造を示す図である。
１０・・・チャネル装置、１４・・・システムバス、２
１．２２゜２３、３９・・・入出力レジスタ（ＩＯＲ）
、２５・・・サブチャネルメモリ、２６〜０〜２６−ト
・サブチャネル情報領域、３１・・・シーケンス制御回
路、３２．３８・・・アドレスレジスタ（ＡＲ）、３４
・・・ＦＩＦＯバッファ、３５・・・割込みライン、３
Ｇ・・・マイクロプロセッサ。
出願人代理人 弁理士 鈴江武彦
ンステムバス１４
第２図FIG. 1 is a block configuration diagram of a channel device according to an embodiment of the present invention, FIG. 2 is a diagram explaining a subchannel information area allocated to the subchannel memory 25 shown in FIG. 1, and FIG. FIG. 3 is a diagram showing the structure of information written to the FIFO buffer 34 shown in the figure. 10... Channel device, 14... System bus, 2
1.22゜23, 39...Input/output register (IOR)
, 25...Subchannel memory, 26-0-26-to subchannel information area, 31...Sequence control circuit, 32.38...Address register (AR), 34
...FIFO buffer, 35...Interrupt line, 3
G...Microprocessor. Applicant's agent Patent attorney Takehiko Suzue Stembus 14 Figure 2
Claims (1)
当サブチャネルを示すサブチャネル番号によりアドレス
指定可能なサブチャネル情報領域を有するサブチャネル
メモリと、このサブチャネルメモリのアドレスを指定す
る第１および第２アドレスレジスタと、入出力制御対象
サブチャネルを指定するサブチャネル番号並びに入出力
制御内容を記述したサブチャネル制御情報の主記憶内格
納先を示すサブチャネル制御情報アドレスを含むＣＰＵ
からの入出力起動命令を受けて上記サブチャネル番号を
上記第１アドレスレジスタにセットし、この第１アドレ
スレジスタの指定する上記サブチャネルメモリ内サブチ
ャネル情報領域に上記サブチャネル番号およびサブチャ
ネル制御情報アドレスを含むサブチャネル情報を書込ん
で上記ＣＰＵに入出力起動命令受付け応答を返すシーケ
ンス制御回路と、このシーケンス制御回路による上記サ
ブチャネルメモリへのサブチャネル情報書込みが行なわ
れる毎にこの情報中の上記サブチャネル番号を格納し、
その旨を示す所定信号を発生する先入れ先出し方式のバ
ッファメモリと、このバッファメモリからの上記所定信
号を割込み信号として受け同バッファメモリから上記サ
ブチャネル番号を取出して上記第２アドレスレジスタに
セットし、この第２アドレスレジスタの指定する上記サ
ブチャネルメモリ内サブチャネル情報領域を参照して対
応するサブチャネル制御を行なうマイクロプロセッサと
を具備することを特徴とするチャネル装置。A subchannel memory having a subchannel information area that is an independent area allocated for each subchannel and that can be addressed by a subchannel number indicating the corresponding subchannel, and a first and second subchannel memory that specifies the address of this subchannel memory. 2 address registers, and a subchannel control information address that indicates the storage location in the main memory of subchannel control information that describes the subchannel number and input/output control contents that specify the subchannel to be input/output controlled.
The subchannel number is set in the first address register in response to an input/output activation command from A sequence control circuit that writes subchannel information including an address and returns an input/output activation command acceptance response to the CPU, and a sequence control circuit that writes subchannel information to the subchannel memory by this sequence control circuit. Store the above subchannel number,
A first-in, first-out buffer memory generates a predetermined signal indicating this, and receives the predetermined signal from this buffer memory as an interrupt signal, extracts the subchannel number from the buffer memory, sets it in the second address register, and receives the predetermined signal from the buffer memory as an interrupt signal. A channel device comprising: a microprocessor that refers to the subchannel information area in the subchannel memory specified by the second address register and controls the corresponding subchannel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22727986A JPS6382536A (en) | 1986-09-26 | 1986-09-26 | Channel device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22727986A JPS6382536A (en) | 1986-09-26 | 1986-09-26 | Channel device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382536A true JPS6382536A (en) | 1988-04-13 |
Family
ID=16858325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22727986A Pending JPS6382536A (en) | 1986-09-26 | 1986-09-26 | Channel device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382536A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04110128A (en) * | 1990-08-30 | 1992-04-10 | Kinugawa Rubber Ind Co Ltd | Structure of extrusion die |
-
1986
- 1986-09-26 JP JP22727986A patent/JPS6382536A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04110128A (en) * | 1990-08-30 | 1992-04-10 | Kinugawa Rubber Ind Co Ltd | Structure of extrusion die |
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