JPS6362056A - デイスクキヤツシユ装置 - Google Patents
デイスクキヤツシユ装置Info
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- JPS6362056A JPS6362056A JP61207120A JP20712086A JPS6362056A JP S6362056 A JPS6362056 A JP S6362056A JP 61207120 A JP61207120 A JP 61207120A JP 20712086 A JP20712086 A JP 20712086A JP S6362056 A JPS6362056 A JP S6362056A
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- Japan
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000013101 initial test Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディスクキャッシュ装置に関し、特にストアイ
ン機能を有するディスクキャ、クユ装置に関する。
ン機能を有するディスクキャ、クユ装置に関する。
一般に、ディスクキャ、７ユメモ１月丁ワード単位に１
ピ、トエラー検出・訂正機能と２ビットエノー検出機能
とを持っており、メモリにおける障害は１ビツトエラー
から２ビットエラーへと進行するのが普通である。また
、これらデータエラーの検出はメモリの読み出し時に行
われる。
ピ、トエラー検出・訂正機能と２ビットエノー検出機能
とを持っており、メモリにおける障害は１ビツトエラー
から２ビットエラーへと進行するのが普通である。また
、これらデータエラーの検出はメモリの読み出し時に行
われる。
従来のディスクキャッシュ装置では、キャッシェメモリ
に１ビットエラーがあってもエラーの履歴を残して適当
な契機に上位装置へその履歴を報告するのみであり、１
ピツト二クーのあるメモリエリアをその１１キャ、シュ
メモリとして使用していた。この方式はキャッシュメモ
リ内の情報と磁気ディスク内の情報とが一致している間
は有効である。なぜなら、１ビツトエラーが２ビットエ
ラーへと進行するまでの間キャッシュメモリの有効容量
を減らざずに済むし、２ビツトエラーへ進行した場合は
、その時点でキャッシュメモリ内の情報を廃棄して直接
磁気ディスク内の情報を用いることＫよシデータ破壊と
はならないからである。
に１ビットエラーがあってもエラーの履歴を残して適当
な契機に上位装置へその履歴を報告するのみであり、１
ピツト二クーのあるメモリエリアをその１１キャ、シュ
メモリとして使用していた。この方式はキャッシュメモ
リ内の情報と磁気ディスク内の情報とが一致している間
は有効である。なぜなら、１ビツトエラーが２ビットエ
ラーへと進行するまでの間キャッシュメモリの有効容量
を減らざずに済むし、２ビツトエラーへ進行した場合は
、その時点でキャッシュメモリ内の情報を廃棄して直接
磁気ディスク内の情報を用いることＫよシデータ破壊と
はならないからである。
しかし、キャッシュメモリ内の情報のみを書き換え、そ
の時点では磁気ディスク内の情報を書き換えないという
いわゆるストアイン動作を行う場合、干ヤッシュメモリ
内の情報が磁気ディスクに書き戻されるまでの間に１ビ
ットエラーが２ビツトエラーへ進行すると、データ破壊
となるという欠点がありた。
の時点では磁気ディスク内の情報を書き換えないという
いわゆるストアイン動作を行う場合、干ヤッシュメモリ
内の情報が磁気ディスクに書き戻されるまでの間に１ビ
ットエラーが２ビツトエラーへ進行すると、データ破壊
となるという欠点がありた。
本発明によるディスクキャッシュ装Ｒは、複数のバッフ
ァセグメントを有するディスクキャッ７為メモリと、こ
れ等バッファセグメントにＭピッ）（Ｍは正の整数）以
下のエラー検出・訂正が可能なエラー検出・訂正コード
を付加してデータを播込む臀込み手段と、前記バッファ
セグメントのデータがＮピッ）（ＮはＭ以下の正の整数
）の訂正可能エラーを有するか否か検出するエラー検出
手段と、前記バッファセグメント毎に上位装置からのデ
ータ書込み指示がストアイノ操作を要求するものであっ
てバッファセグメント内のデータと下位装置である回転
型記憶装置のデータに不一致が生じていることを表示す
るテアボラリプ−タフラグテーブルとを有し、下位装置
から指示のない待機中に前記テンポラリデータフフグテ
ーブルを参がして、不一致の生じているバッファセグメ
ントを前記エラー検出手段により調量し、Ｐビット（Ｐ
はＭ以下の正の整数）以下の訂正可能エラーが検出され
た場合に、とのバッファセグメント内のデータを別のバ
ッファセグメントに移すことを特徴としている。
ァセグメントを有するディスクキャッ７為メモリと、こ
れ等バッファセグメントにＭピッ）（Ｍは正の整数）以
下のエラー検出・訂正が可能なエラー検出・訂正コード
を付加してデータを播込む臀込み手段と、前記バッファ
セグメントのデータがＮピッ）（ＮはＭ以下の正の整数
）の訂正可能エラーを有するか否か検出するエラー検出
手段と、前記バッファセグメント毎に上位装置からのデ
ータ書込み指示がストアイノ操作を要求するものであっ
てバッファセグメント内のデータと下位装置である回転
型記憶装置のデータに不一致が生じていることを表示す
るテアボラリプ−タフラグテーブルとを有し、下位装置
から指示のない待機中に前記テンポラリデータフフグテ
ーブルを参がして、不一致の生じているバッファセグメ
ントを前記エラー検出手段により調量し、Ｐビット（Ｐ
はＭ以下の正の整数）以下の訂正可能エラーが検出され
た場合に、とのバッファセグメント内のデータを別のバ
ッファセグメントに移すことを特徴としている。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図であり、ディスク
キャッシュ装置】は、マイクロプロセッサ２と、キャッ
シュメモリ３と、このキャッシュメモリ３へのデータ書
込みに際してエラー検出φ訂正可能なコードを付加する
コード付加部４と、キヤ、クエメモリ３からのデータ読
み出しに際してエラー検出をなすエラー検出部５と、キ
ャッ７エアダプタ６と、ホストアダプタ７と、ディスク
イ７タフエースアダプタ８とからなる。
キャッシュ装置】は、マイクロプロセッサ２と、キャッ
シュメモリ３と、このキャッシュメモリ３へのデータ書
込みに際してエラー検出φ訂正可能なコードを付加する
コード付加部４と、キヤ、クエメモリ３からのデータ読
み出しに際してエラー検出をなすエラー検出部５と、キ
ャッ７エアダプタ６と、ホストアダプタ７と、ディスク
イ７タフエースアダプタ８とからなる。
上位装置としてホストプロセ、す９が設けられており、
ホストアダプタ７と相互接続されている。
ホストアダプタ７と相互接続されている。
磁気ディスク装置１１〜１３はディスクコントローラ】
０を介してディスクインタフェースアダプタ８と相互接
続されている。
０を介してディスクインタフェースアダプタ８と相互接
続されている。
キャッシュメモリ３は一連のアドレス空間を持つ半導体
メモリであり、書込み時にコード付加部４において、ワ
ード単位に１ビットエラー検出・訂正、２ビツトエラー
検出コードが付加されてこの半導体メモリ３へ書込まれ
る。読み出し時に、エラー検出部５においてワード単位
に１ビツトエラー検出・訂正、２ビツトエラー恢出が行
われるようになっている。また、１ビツトエラー又は２
ビツトエラーが検出された場合は、エラーの発生状況を
マイクロプロセッサ２に告知するステータスが生成され
る。
メモリであり、書込み時にコード付加部４において、ワ
ード単位に１ビットエラー検出・訂正、２ビツトエラー
検出コードが付加されてこの半導体メモリ３へ書込まれ
る。読み出し時に、エラー検出部５においてワード単位
に１ビツトエラー検出・訂正、２ビツトエラー恢出が行
われるようになっている。また、１ビツトエラー又は２
ビツトエラーが検出された場合は、エラーの発生状況を
マイクロプロセッサ２に告知するステータスが生成され
る。
キャッシュメモリのアドレス空間は、Ｙ本（７） ／＜
、７アセグメントと、これらバッファセグメントの使用
状況及びキヤ、シェの追い出し管理等を行う管理用のデ
ィレクトリテーブルと、エラーの検出履歴等の管理を行
うＬＲＵ （Ｌｅａｓｔ ＲｅｃｅｎｔＵｓｅ）テーブ
ルとに論理的に分離されている。
、７アセグメントと、これらバッファセグメントの使用
状況及びキヤ、シェの追い出し管理等を行う管理用のデ
ィレクトリテーブルと、エラーの検出履歴等の管理を行
うＬＲＵ （Ｌｅａｓｔ ＲｅｃｅｎｔＵｓｅ）テーブ
ルとに論理的に分離されている。
ディレクトリテーブルは第２図に示す様に、使用中フラ
グ、ホームフラグ、物理トラックアドレス、前方リンク
、後方リンク及びキャッシュアドレスからなる。また、
ＬＲＵテーブルは第３図に示す様に、バッファセグメン
トと１対１に対応して、オンラインフラグ、１ビツトエ
ラーフラグ。
グ、ホームフラグ、物理トラックアドレス、前方リンク
、後方リンク及びキャッシュアドレスからなる。また、
ＬＲＵテーブルは第３図に示す様に、バッファセグメン
トと１対１に対応して、オンラインフラグ、１ビツトエ
ラーフラグ。
前方リンク、後方リンク、ディンクトリポインタ。
ストアインモードフラグ、及びテンポラリデータフラグ
とからなる。オンラインフラグと７ビットエラーフラグ
とは対応するバッファセグメントの障害状況履歴を示す
ものである。
とからなる。オンラインフラグと７ビットエラーフラグ
とは対応するバッファセグメントの障害状況履歴を示す
ものである。
ストアイノモードフラグは、対応するトラックへの書込
み指示をストアイン操作で処理するか否かを表示してお
く制御情報である。
み指示をストアイン操作で処理するか否かを表示してお
く制御情報である。
テンポラリデータフラグは対応するトラ、りへの書込み
がストアイノ操作で処理され、バッファセグメント内の
データと磁気ディスク１１〜１３内のデータに相異が生
じていることを表示する。
がストアイノ操作で処理され、バッファセグメント内の
データと磁気ディスク１１〜１３内のデータに相異が生
じていることを表示する。
マイクロプロセッサ２によって行われるキャッシュメモ
リ３の初期試験時あるいはホストブロセ、す９によって
起動されたバッファセグメントの読み出し時に、マイク
ロプロセ、す２はキャッシュメモリ３のステータスを調
査し、１とットエラーが検出されていれば該当するＬＲ
，Ｕテーブルのエントリの１ビツトエラー７ラグを「１
」とし、２ビットエラーが検出されていれば以降当バ、
ファセグメントの使用を禁止するためにオンラインフラ
グを「０」とする。
リ３の初期試験時あるいはホストブロセ、す９によって
起動されたバッファセグメントの読み出し時に、マイク
ロプロセ、す２はキャッシュメモリ３のステータスを調
査し、１とットエラーが検出されていれば該当するＬＲ
，Ｕテーブルのエントリの１ビツトエラー７ラグを「１
」とし、２ビットエラーが検出されていれば以降当バ、
ファセグメントの使用を禁止するためにオンラインフラ
グを「０」とする。
ホストプロセッサ９からストアイソ領域が指示されると
、マイクロプロセッサ２はこの領域の全てのトラックに
対してバッファセグメントを割当てるために個々のトラ
、り毎に次の操作を行う０物理トラツクアドレスをキャ
ッシュメモリ用のアドレスへ縮退すべくノ・ッシュ化し
て、ディレクトリテーブルのホームエントリを求める。
、マイクロプロセッサ２はこの領域の全てのトラックに
対してバッファセグメントを割当てるために個々のトラ
、り毎に次の操作を行う０物理トラツクアドレスをキャ
ッシュメモリ用のアドレスへ縮退すべくノ・ッシュ化し
て、ディレクトリテーブルのホームエントリを求める。
このエントリが未使用であれば当トラックをこのエント
リに割当てろ。このエントリが既にホームエントリとし
使用中の場合、未使用のディレクトリエントリを当トラ
ックに割当ててホームエントリとのリンクをとる。この
エントリが他のホームエフトリにリンクされて使用され
ている場合はこのエントリを未使用のディレクトリエン
トリに移して当トラックをこのエントリに割当てる０ ＬＲＵリンクのＬＲＵポインタに近い側から（すなわち
、時間的に最も過去にアクセスされたものから）順にオ
ンラインフラグが「１」で１ビツトエラー７ラグが「０
」であるＬＲＵ二／トリをＬ ＲＵリンクから抜き、こ
れ等ＬＲＵＩＪンクのみを使用可とするのである０これ
等ＬＲＵ ＩＪ ／りを使用していたティレフトテーブ
ルのディレクトリエントリの使用中フラグを「０」とす
る０デイレクトリエントリが他のディレクトリエントリ
とリンクしていれば、リンクの変更を行う。取得しｆ、
−ＬＲ，Ｕ：ｒ−：／＋・’Ｊ トディレクトリエント
リとを関連づけ、既当トラックの全ての情報をバッファ
セグメントに読み取った後ＬＲＵエントリ内のストアイ
ンモードフラグをｒｌｊ、テンポラリデータフラグを「
０」にする０ マイクロプロセッサ２は、ホストプロセッサ９から書込
み指示を受けたとぎ、物理トラックアドレスから対応す
るディレクトリを求め、バッファセグメントとＬＲＵエ
ノトリのキャッシュアドレスを知り、ＬＲＵエントリを
１周査して、ストアインモードが「１」のとぎ当書込み
操作をバッファセグメントのみを対象として行ない、磁
気ディスク装置１】〜１：３内のデータとバッファセグ
メント内のデータに相異が生じていることを表示するた
めにテンポラリデータフラグを「１」にする。
リに割当てろ。このエントリが既にホームエントリとし
使用中の場合、未使用のディレクトリエントリを当トラ
ックに割当ててホームエントリとのリンクをとる。この
エントリが他のホームエフトリにリンクされて使用され
ている場合はこのエントリを未使用のディレクトリエン
トリに移して当トラックをこのエントリに割当てる０ ＬＲＵリンクのＬＲＵポインタに近い側から（すなわち
、時間的に最も過去にアクセスされたものから）順にオ
ンラインフラグが「１」で１ビツトエラー７ラグが「０
」であるＬＲＵ二／トリをＬ ＲＵリンクから抜き、こ
れ等ＬＲＵＩＪンクのみを使用可とするのである０これ
等ＬＲＵ ＩＪ ／りを使用していたティレフトテーブ
ルのディレクトリエントリの使用中フラグを「０」とす
る０デイレクトリエントリが他のディレクトリエントリ
とリンクしていれば、リンクの変更を行う。取得しｆ、
−ＬＲ，Ｕ：ｒ−：／＋・’Ｊ トディレクトリエント
リとを関連づけ、既当トラックの全ての情報をバッファ
セグメントに読み取った後ＬＲＵエントリ内のストアイ
ンモードフラグをｒｌｊ、テンポラリデータフラグを「
０」にする０ マイクロプロセッサ２は、ホストプロセッサ９から書込
み指示を受けたとぎ、物理トラックアドレスから対応す
るディレクトリを求め、バッファセグメントとＬＲＵエ
ノトリのキャッシュアドレスを知り、ＬＲＵエントリを
１周査して、ストアインモードが「１」のとぎ当書込み
操作をバッファセグメントのみを対象として行ない、磁
気ディスク装置１】〜１：３内のデータとバッファセグ
メント内のデータに相異が生じていることを表示するた
めにテンポラリデータフラグを「１」にする。
マイクロプロセッサ２はホストプロセッサ９から指示を
受けてないとき、ディレクトリテーブルを参照してテン
ポラリデータフラグが「１」であるバッファセグメント
を１み出し、キャッゾ＝メモリ３のステータスを調査し
、１ビツトエラーが検出されていれば、該当するＬ Ｒ
Ｕテーブルのエントリの１ビツトエラー７ラグを「】」
として次の搾・作を行う。
受けてないとき、ディレクトリテーブルを参照してテン
ポラリデータフラグが「１」であるバッファセグメント
を１み出し、キャッゾ＝メモリ３のステータスを調査し
、１ビツトエラーが検出されていれば、該当するＬ Ｒ
Ｕテーブルのエントリの１ビツトエラー７ラグを「】」
として次の搾・作を行う。
ＬＦＩ、ＵリンクのＬＲＵポインタに近い側からｔｉＫ
オンラインフラグが「１」で１ビツトエラーフラグが「
０」であるＬＲ・［Ｊエントリを抜き、このＬＲＵエン
トリと関連のあるバッファセグメントに１ビツトエラー
が検出これたバッファセグメントのデータを移す。ディ
レクトリエントリのギャッンユアドレスが新しいバッフ
子セグメントを示すように更新する。１ビツトエラーが
検出されたバッファセグメントに関連するＬＲＵエツト
１）をＬＲ，Ｕリックに加える。こうすること罠より、
メモリ障害の進行によシデータ破壊が生じうるのを有効
に防止し得るのである。
オンラインフラグが「１」で１ビツトエラーフラグが「
０」であるＬＲ・［Ｊエントリを抜き、このＬＲＵエン
トリと関連のあるバッファセグメントに１ビツトエラー
が検出これたバッファセグメントのデータを移す。ディ
レクトリエントリのギャッンユアドレスが新しいバッフ
子セグメントを示すように更新する。１ビツトエラーが
検出されたバッファセグメントに関連するＬＲＵエツト
１）をＬＲ，Ｕリックに加える。こうすること罠より、
メモリ障害の進行によシデータ破壊が生じうるのを有効
に防止し得るのである。
以上説明したように、本発明のディスクキャ。
シー装置を用いることにより、ストアイノ動作により半
導体メモリに書かれた情報がメモリ障害の進行によって
破壊されるのを抑止することが可能となるため、情報処
理システムの信頼性を高めることができるという効果が
ある。
導体メモリに書かれた情報がメモリ障害の進行によって
破壊されるのを抑止することが可能となるため、情報処
理システムの信頼性を高めることができるという効果が
ある。
第１図は本発明の実施例のプロ、り図、第２図はキヤ、
７ユメモリ内のディレクトリテーブルの例を示した図、
第３図はキャッン、メモリ内のＬＲＵテーブルの例を示
した図である。 １・・・・・・ディスクキャ、７ユ装置、２・・・・・
・マイクロプロセッサ、３・・・・・キャッシュメモリ
、４・・・・・エラー検出・訂正コード付加部、５・・
・・・・工２−検茅 ｌ 甜
７ユメモリ内のディレクトリテーブルの例を示した図、
第３図はキャッン、メモリ内のＬＲＵテーブルの例を示
した図である。 １・・・・・・ディスクキャ、７ユ装置、２・・・・・
・マイクロプロセッサ、３・・・・・キャッシュメモリ
、４・・・・・エラー検出・訂正コード付加部、５・・
・・・・工２−検茅 ｌ 甜
Claims (1)
- 複数のバッファセグメントを有するディスクキャッシュ
メモリと、前記バッファセグメントにＭビット（Ｍは正
の整数）以下のエラー検出・訂正コードを付加して書込
む書込み手段と、前記バッファセグメントのデータがＮ
ビット（ＮはＭ以下の正の整数）の訂正可能エラーを有
するか否か検出するエラー検出手段と、前記バッファセ
グメント毎に上位装置からのデータ書込み指示がストア
イン操作を要求するものであってかつバッファセグメン
ト内のデータと下位装置である回転型記憶装置内のデー
タに不一致が生じていることを表示するテンポラリデー
タフラグテーブルとを有し、前記上位装置から指示のな
い待機中に前記テンポラリデータフラグテーブルを参照
して、不一致の生じているバッファセグメントを前記エ
ラー検出手段により調査し、Ｐビット（ＰはＭ以下の正
の整数）以下の訂正可能エラーが検出された場合にこの
バッファセグメント内のデータを他のバッファセグメン
トに移すことを特徴とするディスクキャッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207120A JPS6362056A (ja) | 1986-09-02 | 1986-09-02 | デイスクキヤツシユ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207120A JPS6362056A (ja) | 1986-09-02 | 1986-09-02 | デイスクキヤツシユ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362056A true JPS6362056A (ja) | 1988-03-18 |
Family
ID=16534523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207120A Pending JPS6362056A (ja) | 1986-09-02 | 1986-09-02 | デイスクキヤツシユ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004506256A (ja) * | 2000-06-23 | 2004-02-26 | インテル・コーポレーション | 不揮発性キャッシュ |
-
1986
- 1986-09-02 JP JP61207120A patent/JPS6362056A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004506256A (ja) * | 2000-06-23 | 2004-02-26 | インテル・コーポレーション | 不揮発性キャッシュ |
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