JPS6353599B2 - - Google Patents
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- JPS6353599B2 JPS6353599B2 JP3638980A JP3638980A JPS6353599B2 JP S6353599 B2 JPS6353599 B2 JP S6353599B2 JP 3638980 A JP3638980 A JP 3638980A JP 3638980 A JP3638980 A JP 3638980A JP S6353599 B2 JPS6353599 B2 JP S6353599B2
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- Arrangements For Transmission Of Measured Signals (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は、各種プロセス量を電気信号へ変換の
うえ、遠隔の受信部等へ伝送する信号伝送器に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal transmitter that converts various process quantities into electrical signals and transmits the electrical signals to a remote receiving section or the like.
かゝる信号伝送器に関する従来例としては、米
国特許No.3646583およびNo.518536等が挙げられ、
米国特許No.3646583においては、プロセス量を検
出する検出器の電気的状態変化により、搬送波を
振動変調のうえ、これを検波してから平滑化し、
プロセス量に対応した直流信号を得ており、米国
特許No.518536においては、静電容量形検出器の静
電容量を充電するのに要する時間を計測し、この
時間幅に基づく電気信号を発生している。 Conventional examples of such signal transmitters include U.S. Patent No. 3646583 and No. 518536.
In U.S. Patent No. 3646583, a carrier wave is vibrationally modulated by a change in the electrical state of a detector that detects a process amount, and this is detected and then smoothed.
A DC signal corresponding to the process amount is obtained, and in U.S. Patent No. 518536, the time required to charge the capacitance of a capacitive detector is measured and an electrical signal is generated based on this time width. are doing.
しかし、前者においては、検波用ダイオードの
温度特性を補償する必要があり、温度特性の均等
なダイオードを選別のうえ用いねばならないと共
に、出力側の電気信号を入力側へ帰還し、高精度
の抵抗値を用いた回路網により入出力間の平衡を
得ているため、生産性が悪く、生産コストの低減
が実現し難い欠点を有するものであつた。 However, in the former case, it is necessary to compensate for the temperature characteristics of the detection diode, and it is necessary to select and use diodes with uniform temperature characteristics.In addition, it is necessary to feed back the electrical signal from the output side to the input side, and to use a high-precision resistor. Since the balance between input and output is obtained by a circuit network using values, productivity is low and production costs cannot be reduced easily.
また、後者においては、高速かつ高精度のレベ
ル比較器を必要とし、これによつて生産コストの
低減が困難となる欠点を生じている。 Furthermore, the latter method requires a high-speed and highly accurate level comparator, which has the drawback of making it difficult to reduce production costs.
本発明は、従来のかゝる欠点を根本的に解消す
る目的を有し、デイジタル回路を主体とした構成
により、生産コストの低減を容易に達成すること
のできる極めて効果的な信号伝送器を提供するも
のである。 The present invention has the purpose of fundamentally eliminating such drawbacks of the conventional ones, and provides an extremely effective signal transmitter that can easily reduce production costs by having a configuration based on digital circuits. It is something to do.
以下、実施例を示す図によつて本発明の詳細を
説明する。 Hereinafter, details of the present invention will be explained with reference to figures showing examples.
第1図の回路図においては、固定電極1,2お
よび可動電極3により差動容量形検出器4が構成
され、検出すべきプロセス量に応じて可動電極3
が、固定電極1,2間を移動するため、固定電極
1と可動電極3との間の静電容量C1、および固
定電極2と可動電極3との間の静電容量C2が差
動的に変化するものとなつている。 In the circuit diagram of FIG. 1, a differential capacitance type detector 4 is configured by fixed electrodes 1 and 2 and a movable electrode 3, and the movable electrode 3 is
moves between fixed electrodes 1 and 2, the capacitance C 1 between fixed electrode 1 and movable electrode 3 and the capacitance C 2 between fixed electrode 2 and movable electrode 3 are differential. It has become a subject of constant change.
また、集積回路化されたNANDゲートをイン
バータ11〜14として用いると共に、同様のス
イツチ15〜18を用いており、カウンタ19の
カウント出力中、最上位ビツトQ1と、これに隣
接する下位ビツトQ6とを用い、最上位ビツトQ7
から得られるパルス信号に対し、出力電流に応じ
て負帰還を与えるものとなつている。 In addition, integrated circuit NAND gates are used as the inverters 11 to 14, and similar switches 15 to 18 are used, and during the count output of the counter 19, the most significant bit Q 1 and the adjacent lower bit Q 6 and the most significant bit Q 7
Negative feedback is given to the pulse signal obtained from the output current according to the output current.
すなわち、インバータ11,12および抵抗器
20により、弛張形の発振器を構成し、カウンタ
19の最上位ビツトQ7により、インバータ13
を介しあるいは介さずに制御されるスイツチ1
5,16によつて、発振器へ接続される静電容量
C1,C2を切替える一方、抵抗器21とコンデン
サ22とからなる積分回路には、下位ビツトQ6
によつて、インバータ14を介しあるいは介さず
に制御される合成回路としてのスイツチ17,1
8によつて、最上位ビツトQ7からのパルス信号
をインバータ13により反転した信号と、出力電
流の帰還用ポテンシヨメータ31から得た帰還信
号とを与えている。 That is, the inverters 11 and 12 and the resistor 20 constitute a relaxation type oscillator, and the most significant bit Q7 of the counter 19 causes the inverter 13 to
Switch 1 controlled with or without
capacitance connected to the oscillator by 5,16
While switching C 1 and C 2 , the integrating circuit consisting of resistor 21 and capacitor 22 has lower bit Q 6 .
The switch 17,1 as a composite circuit is controlled with or without the inverter 14 by
8 provides a signal obtained by inverting the pulse signal from the most significant bit Q7 by an inverter 13, and a feedback signal obtained from an output current feedback potentiometer 31.
なお、積分回路の出力は、出力部を構成する演
算増幅器32の非反転入力へ与えられ、電源電圧
+Eをポテンシヨメータ33により分圧した基準
電圧Esとの差として増幅されたうえ、FET(Fie
−ld Effect Transistor.)34を制御し、これに
よつて出力端子35,36間に2線式線路を介し
て流通する受信部等からの電流を可変しており、
これを所定の電気信号としての出力電流としてい
る。 The output of the integrator circuit is applied to the non-inverting input of the operational amplifier 32 constituting the output section, and is amplified as a difference between the reference voltage Es obtained by dividing the power supply voltage +E by the potentiometer 33, and is then applied to the FET ( Fie
-ld Effect Transistor.) 34, thereby varying the current from the receiving section etc. that flows between the output terminals 35 and 36 via a two-wire line,
This is used as an output current as a predetermined electric signal.
また、FET34と直列に挿入された定電圧ダ
イオード37により定電圧を得、これを電源電圧
+Eとしている。 Further, a constant voltage is obtained by a constant voltage diode 37 inserted in series with the FET 34, and this is set as the power supply voltage +E.
したがつて、発振器においては、カウンタ19
の最上位ビツトQ7が“L”(低レベル)のときス
イツチ15がオンとなり、静電容量C1に応じた
第1周波数としての周波数f1が生じ、これのカウ
ントにより最上位ビツトQ7が“H”(高レベル)
へ転ずれば、スイツチ16のオンによつて、静電
容量C2に応じた第2周波数としての周波数f2を生
じ、これを反復するためカウンタ19が周波数
f1,f2のカウントを交互に行なうが、最上位ビツ
トQ7からのパルス信号はインバータ13により
反転されたうえ、最上位ビツトQ7に対し2倍の
周波数により“H”、“L”を反復する下位ビツト
Q6からのパルス信号によつて制御されるスイツ
チ17により断続されると共に、スイツチ17が
オフとなつたときにスイツチ18がオンとなるた
め、この間はポテンシヨメータ31からの帰還電
圧Efが帰還信号として挿入され、これによつて帰
還信号が合成される。 Therefore, in the oscillator, the counter 19
When the most significant bit Q7 of is "L" (low level), the switch 15 is turned on, and a frequency f1 as the first frequency corresponding to the capacitance C1 is generated, and by counting this, the most significant bit Q7 is “H” (high level)
When the switch 16 is turned on, the second frequency f 2 corresponding to the capacitance C 2 is generated, and in order to repeat this, the counter 19 changes the frequency.
Counting of f 1 and f 2 is performed alternately, but the pulse signal from the most significant bit Q 7 is inverted by the inverter 13 and is turned “H” and “L” at twice the frequency of the most significant bit Q 7 . Iterate lower bits
The switch 17 is controlled by the pulse signal from Q 6 , and the switch 18 is turned on when the switch 17 is turned off. During this period, the feedback voltage E f from the potentiometer 31 is It is inserted as a feedback signal, and the feedback signal is synthesized by this.
なお、インバータ11〜14およびカウンタ1
9には、CMOS(Complementary Metal Oxide
Semiconductor.)形回路が用いられており、ス
イツチ17の出力波高値は電源電圧+Eとほぼ等
しいものとなつているため、第2図に示すとおり
スイツチ17がオンとなつている期間は、零電位
に対し電源電圧+Eの波高値を有するパルス信号
が得られる。 In addition, inverters 11 to 14 and counter 1
9 has CMOS (Complementary Metal Oxide)
Semiconductor.) type circuit is used, and the output peak value of the switch 17 is approximately equal to the power supply voltage +E. Therefore, as shown in A pulse signal having a peak value of the power supply voltage +E is obtained.
また、最上位ビツトQ7に対し隣接する下位ビ
ツトQ6により、スイツチ17,18のオン・オ
フ制御が行なわれるため、周波数f1に応じた期間
T1と周波数f2に応じた期間T2とは、その1/2の期
間において帰還電圧Efが負方向に挿入されると共
に、可動電極3の移動に応じて第2図a〜cのと
おり、期間T1,T2が差動的に変化する。 Also, since the lower bit Q 6 adjacent to the most significant bit Q 7 controls on/off of the switches 17 and 18, the period corresponding to the frequency f 1 is
The period T 2 corresponding to the frequency T 1 and the frequency f 2 is 1/2 of the period in which the feedback voltage E f is inserted in the negative direction, and in response to the movement of the movable electrode 3, the As shown, the periods T 1 and T 2 change differentially.
ただし、帰還電圧Efの挿入による負帰還作用に
より、第2図cのとおり、帰還電圧Efによる負方
向波形の面積と、電源電圧+Eによる正方向波形
の面積とが等しくなつた状態で平衡し、かつ、こ
の信号を平均化した電圧と、ポテンシヨメータ3
3により設定された基準電圧Esとの差が、帰還
電圧Efに比例するため、次式が成立する。 However, due to the negative feedback effect caused by the insertion of the feedback voltage E f , the area of the negative waveform due to the feedback voltage E f is equal to the area of the positive waveform due to the power supply voltage +E, as shown in Figure 2 c, resulting in equilibrium. And the voltage obtained by averaging this signal and the voltage of potentiometer 3
Since the difference from the reference voltage Es set by 3 is proportional to the feedback voltage E f , the following equation holds true.
Es−+E・T1/2(T1+T2)=Ef ……(1)
したがつて、(1)式に示す平衡状態では、T1/
(T1+T2)に対応した出力電流が得られ、目的を
達することができる。 E s −+E・T 1 /2 (T 1 +T 2 )=E f ...(1) Therefore, in the equilibrium state shown in equation (1), T 1 /
An output current corresponding to (T 1 +T 2 ) can be obtained, and the purpose can be achieved.
また、特にスイツチ17,18による断続を行
なわず、インバータ13の出力側へ抵抗器等を介
して帰還電圧Efを合成すれば、第3図に示すパル
ス信号となり、上述と同様の平衡作用が得られる
ため、可動電極3の移動に応じて第3図a,bの
とおりに波形が変化のうえ、同図bの状態で平衡
し、この状態は次式によつて示される。 Furthermore, if the feedback voltage E f is synthesized to the output side of the inverter 13 via a resistor etc. without intermittent switching by the switches 17 and 18, the pulse signal shown in FIG. 3 is obtained, and the same balancing effect as described above is obtained. Therefore, as the movable electrode 3 moves, the waveform changes as shown in FIGS. 3a and 3b, and is balanced in the state shown in FIG. 3b, which is expressed by the following equation.
ER−+E・T1/T1+T2=−Ef・T2/T1+T2……(2
)
なお、この場合の入力INと出力OUTとの変換
特性は非直線的となり、第4図に示すものとな
る。 E R −+E・T 1 /T 1 +T 2 =−E f・T 2 /T 1 +T 2 ……(2
) In this case, the conversion characteristic between input IN and output OUT becomes non-linear, as shown in FIG.
このほか、第1図においてカウンタ19へ正負
の電源電圧+Eと−Eとを与え、カウント出力に
復流のパルス信号が生ずるものとすれば、スイツ
チ17,18の出力側波形は第5図に示すものと
なり、次式が成立する。 In addition, if positive and negative power supply voltages +E and -E are applied to the counter 19 in FIG. 1, and a backward pulse signal is generated in the count output, the output side waveforms of the switches 17 and 18 are as shown in FIG. The following equation holds true.
+E・1/2T1/T1+T2+−E・1/2T2/
T1+T2+(−Ef)1/2=Es+E・T1−T2/T1+T2−Ef
=2Es
Ef=+E・T1−T2/T1+T2−2Es ……(3)
すなわち、(1)〜(3)式のいずれにおいても、期間
T1,T2の同一方向かつ均等な変動は消去される
ため、期間T1,T2が周波数f1,f2と対応し、周波
数f1,f2が静電容量C1,C2と対応することによ
り、検出すべきプロセス量以外の温度変動等に基
づく静電容量C1,C2の変化は出力電流に現われ
ず、正確なプロセス量の計測結果が得られる。 +E・1/2T 1 /T 1 +T 2 +−E・1/2T 2 /
T 1 +T 2 + (-E f ) 1/2 = E s +E・T 1 -T 2 /T 1 +T 2 -E f
=2E s E f =+E・T 1 −T 2 /T 1 +T 2 −2E s ……(3) In other words, in any of equations (1) to (3), the period
Since fluctuations in the same direction and evenly in T 1 and T 2 are eliminated, periods T 1 and T 2 correspond to frequencies f 1 and f 2 , and frequencies f 1 and f 2 correspond to capacitances C 1 and C 2. By correspondingly, changes in capacitance C 1 and C 2 due to temperature fluctuations other than the process amount to be detected do not appear in the output current, and accurate process amount measurement results can be obtained.
このほか、カウンタ19のカウント出力におけ
る最上位ビツトQ7と下位ビツトQ6との関係は必
ずしも最上位ビツトQ7とこれに隣接する下位ビ
ツトQ6とする必要はなく、カウント出力中のい
ずれか上位のものを積分回路へ与えるものとすれ
ばよく、カウンタ19が2進カウンタであれば下
位ビツトの出力は上位ビツトに対し2n倍の周波
数を有するため、任意の下位ビツトを用いること
ができる。 In addition, the relationship between the most significant bit Q7 and the lower bit Q6 in the count output of the counter 19 does not necessarily have to be the most significant bit Q7 and the adjacent lower bit Q6 ; The upper bits may be fed to the integrating circuit; if the counter 19 is a binary counter, the output of the lower bits has a frequency 2n times that of the upper bits, so any lower bits can be used.
また、検出器としては差動容量形検出器4を用
いるほか、プロセス量に応じて周波数f1,f2の双
方または一方を可変するものであれば、可変容量
素子と固定容量素子との組み合せ、または、スト
レインゲージ等の可変抵抗素子あるいは共振子等
を用いることができる。 In addition to using a differential capacitance type detector 4 as a detector, a combination of a variable capacitance element and a fixed capacitance element may be used as long as both or one of the frequencies f 1 and f 2 can be varied according to the process amount. Alternatively, a variable resistance element such as a strain gauge or a resonator can be used.
なお、各回路にCMOS形を用いれば、電源電
圧+E・−Eとほぼ等しい波高値のパルス信号が
得られるため、直接積分回路へ与えることが可能
になるが、別途に一定の波高値を有するパルス信
号へ変換する回路を設けても同様である。 Note that if a CMOS type is used for each circuit, a pulse signal with a peak value approximately equal to the power supply voltage +E/-E can be obtained, so it is possible to feed it directly to the integration circuit. The same thing can be done even if a circuit for converting into a pulse signal is provided.
たゞし、CMOS形回路によれば、電源消費電
流が少ないため、線路電流に制約のある2線式伝
送器においては有利であると共に、回路構成の簡
略化が実現する。また、出力部の構成は種々の選
定が自在である。 However, since the CMOS type circuit consumes less power supply current, it is advantageous in a two-wire transmitter where line current is limited, and the circuit configuration can be simplified. In addition, various configurations of the output section can be selected.
以上の説明により明らかなとおり本発明によれ
ば、デイジタル回路を主体として構成されるた
め、部品選定等の問題がなく、かつ、特に調整の
必要もなく、製造が極めて容易となり、各種用途
の信号伝送器において多大の効果が得られる。 As is clear from the above explanation, since the present invention is mainly composed of digital circuits, there are no problems such as component selection, no special adjustment is required, and manufacturing is extremely easy. Great effects can be obtained in the transmitter.
第1図は本発明の実施例を示す回路図、第2図
は第1図に示すものゝ波形図、第3図は第1図に
おいて断続を行なわずに帰還を行なつた場合の波
形図、第4図は第3図の波形による場合の変換特
性を示す図、第5図は第1図においてカウンタか
ら復流のパルス信号を発生させた場合の波形図で
ある。
13,14……インバータ、17,18……ス
イツチ(合成回路)、19……カウンタ、21…
…抵抗器、22……コンデンサ、31……ポテン
シヨメータ、32……演算増幅器、34……
FET、35,36……出力端子。
Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2 is a waveform diagram of the waveform shown in Fig. 1, and Fig. 3 is a waveform diagram when feedback is performed without interruption in Fig. 1. , FIG. 4 is a diagram showing the conversion characteristics in the case of the waveform of FIG. 3, and FIG. 5 is a waveform diagram when a reverse pulse signal is generated from the counter in FIG. 1. 13, 14... Inverter, 17, 18... Switch (synthesizing circuit), 19... Counter, 21...
...Resistor, 22...Capacitor, 31...Potentiometer, 32...Operation amplifier, 34...
FET, 35, 36...output terminal.
Claims (1)
る第1および第2周波数を交互にカウントするカ
ウンタと、該カウンタのカウント出力における上
位ビツトからのパルス信号を該上位ビツトに対す
る下位ビツトからのパルス信号に応じて断続する
と共に前記上位ビツトからのパルス信号を切断し
たときに出力側からの帰還信号を挿入するスイツ
チと、該スイツチの出力を平均化する積分回路
と、該積分回路の出力を所定の電気信号へ変換す
る出力部とからなることを特徴とする信号伝送
器。1 A counter that alternately counts first and second frequencies, at least one of which changes depending on the process amount, and a pulse signal from the upper bit in the count output of the counter according to a pulse signal from the lower bit with respect to the upper bit. a switch that inserts a feedback signal from the output side when the pulse signal from the upper bit is cut off, an integrating circuit that averages the output of the switch, and an integrating circuit that converts the output of the integrating circuit into a predetermined electrical signal. 1. A signal transmitter comprising: an output section for converting into .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3638980A JPS56132695A (en) | 1980-03-21 | 1980-03-21 | Signal transmitter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3638980A JPS56132695A (en) | 1980-03-21 | 1980-03-21 | Signal transmitter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56132695A JPS56132695A (en) | 1981-10-17 |
JPS6353599B2 true JPS6353599B2 (en) | 1988-10-24 |
Family
ID=12468488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3638980A Granted JPS56132695A (en) | 1980-03-21 | 1980-03-21 | Signal transmitter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56132695A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020111189A1 (en) * | 2018-11-28 | 2020-06-04 | 株式会社村田製作所 | Atomizer |
-
1980
- 1980-03-21 JP JP3638980A patent/JPS56132695A/en active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020111189A1 (en) * | 2018-11-28 | 2020-06-04 | 株式会社村田製作所 | Atomizer |
CN113165790A (en) * | 2018-11-28 | 2021-07-23 | 株式会社村田制作所 | Atomizer |
CN113165790B (en) * | 2018-11-28 | 2023-02-17 | 株式会社村田制作所 | Atomizer |
Also Published As
Publication number | Publication date |
---|---|
JPS56132695A (en) | 1981-10-17 |
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