JPS635299Y2 - - Google Patents
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- JPS635299Y2 JPS635299Y2 JP12799180U JP12799180U JPS635299Y2 JP S635299 Y2 JPS635299 Y2 JP S635299Y2 JP 12799180 U JP12799180 U JP 12799180U JP 12799180 U JP12799180 U JP 12799180U JP S635299 Y2 JPS635299 Y2 JP S635299Y2
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- 230000000295 complement effect Effects 0.000 claims description 9
- 239000013256 coordination polymer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Description
【考案の詳細な説明】
本考案はカウント実行開始の動作時間を小さく
する相補型MOS構成によるプログラマブルカウ
ンタに関するものである。[Detailed Description of the Invention] The present invention relates to a programmable counter with a complementary MOS configuration that reduces the operating time for starting counting.
周知のごとくプログラマブルカウンタはあらか
じめ任意のカウント数を設定することが可能であ
り、所望周期のタイミング信号発生器、その他と
して各分野で使用されている。第１図は従来の相
補型MOSで構成されたプログラマブルカウンタ
の１ビツト分の回路構成例を示したもので、CP
はクロツクパルス入力端子、LOADはプログラ
ムデータを設定可能とする制御信号入力端子、Pi
はプログラムデータのｉビツト入力端子、CEP
及びCETはカウント実行を制御する制御信号入
力端子であり、１はインバータ（以降INVとす
る）、２，３，４，５，６はNANDゲート（以降
NANDとする）、７はINV、８はＰチヤネル
MOSトランジスタ（以降Ｐ−MOSTとする）９
とｎチヤネルMOSトランジスタ（以降ｎ−
MOSTとする）１０とからなるトランスミツシ
ヨンゲート（以降TGとする）、同様に１１はｎ
−MOST１２とＰ−MOST１３とからなるTG，
１４はプログラマブルカウンタｉビツト目を構成
するＤ型フリツプフロツプ（以降Ｄ−Ｆ／Ｆとす
る）である。 As is well known, programmable counters can be set to any desired number of counts in advance, and are used in various fields as timing signal generators with a desired period and others. Figure 1 shows an example of the circuit configuration for one bit of a programmable counter configured with conventional complementary MOS.
is a clock pulse input terminal, LOAD is a control signal input terminal that allows program data to be set, Pi
is the program data i-bit input terminal, CEP
and CET are control signal input terminals that control counting execution, 1 is an inverter (hereinafter referred to as INV), 2, 3, 4, 5, and 6 are NAND gates (hereinafter referred to as INV).
), 7 is INV, 8 is P channel
MOS transistor (hereinafter referred to as P-MOST) 9
and n-channel MOS transistor (hereinafter referred to as n-
A transmission gate (hereinafter referred to as TG) consisting of 10 (hereinafter referred to as MOST), similarly 11 is n
-TG consisting of MOST12 and P-MOST13,
14 is a D-type flip-flop (hereinafter referred to as D-F/F) constituting the i-th bit of the programmable counter.
第１図の回路動作は、プログラムデータを設定
する時、LOAD端子をロウにすると、NAND３
及び６の入力は禁止され、共に出力はハイとな
る。この時、プログラムデータ入力端子Piがハイ
であると、NAND２の出力はロウ、NAND４の
出力はハイとなる。また、NAND６がハイで
INV７がロウであるためTG８がオン状態とな
り、NAND４の出力がハイであるため、Ｄ−
Ｆ／Ｆ１４のＤ入力はハイが設定される。又、プ
ログラムデータ入力端子Piがロウであると、
NAND２の出力はハイ、NAND４の出力はロウ
となり、TG８がオン状態なので、Ｄ入力はロウ
に設定される。次に、LOAD端子をハイにする
と、NAND２の入力が禁止され、出力はハイと
なる。この場合、CEP又はCET端子がどちらか
少なくとも一方がロウ状態にあると、NAND５
の出力がハイ、又、LOAD信号がハイだから、
NAND６の出力はロウ、INV７の出力がハイと
なるためTG１１がオン状態となり、クロツク端
子CPがハイとなつても、TG１１の出力（Ｄ入
力）はＤ−Ｆ／Ｆ１４のＱ出力の状態をとり、Ｄ
−Ｆ／Ｆ１４は前の状態に保持される。CEP及
びCETがともにハイをとると、TG８がオン状態
となり、クロツク端子CPがハイになるごとに
NAND４の出力はＤ−Ｆ／Ｆ１４の出力の状
態をとつてＤ−Ｆ／Ｆ１４は反転し、カウントが
進行する。 The circuit operation in Figure 1 is that when setting the program data, when the LOAD terminal is set to low, the NAND3
and 6 inputs are prohibited, and both outputs are high. At this time, if the program data input terminal Pi is high, the output of NAND2 is low and the output of NAND4 is high. Also, NAND6 is high
Since INV7 is low, TG8 is on, and the output of NAND4 is high, so D-
The D input of the F/F 14 is set to high. Also, if the program data input terminal Pi is low,
The output of NAND2 is high, the output of NAND4 is low, and since TG8 is on, the D input is set to low. Next, when the LOAD terminal is set high, the input of NAND2 is prohibited and the output becomes high. In this case, if at least one of the CEP or CET pins is in a low state, the NAND5
Since the output of is high and the LOAD signal is high,
Since the output of NAND6 is low and the output of INV7 is high, TG11 is turned on, and even if the clock terminal CP becomes high, the output of TG11 (D input) takes the state of the Q output of DF/F14. ,D
-F/F 14 is maintained in its previous state. When both CEP and CET go high, TG8 turns on, and each time the clock pin CP goes high,
The output of NAND4 takes the state of the output of DF/F14, DF/F14 is inverted, and counting progresses.
ところで、第１図の構成の場合、LOAD、
CEP及びCET端子が共にハイになり、Ｄ入力に
データがセツトされ、カウント実行開始状態にな
るが、その過程において、LOAD端子がロウか
らハイ、CEP及びCET端子がLOAD端子と同時
あるいはLOAD端子より遅れてロウからハイに
なつた直後はCEP及びCET端子の信号がNAND
５を介す遅延があるため、NAND６の入力は共
にハイという状態になり、NAND６の出力がロ
ウになる。次に、CEP及びCET端子のハイがゲ
ート１段分遅延して、NAND５の出力をロウに
するため、NAND６の出力がハイとなる。この
ため、NAND６の出力にいわゆる“ひげ”（同じ
状態が保持されなければならない時に２入力
NANDの入力のタイミングの差により一時的に
反転状態が出力されること）が生じ、INV７の
出力はNANN６を反転した“ひげ”が生じる。
このため、NAND６とINV７の“ひげ”の部分
で、TG１１がオン状態となり、Ｄ−Ｆ／Ｆ１４
のＱ出力をＤ入力に伝達する。その後、NAND
６がハイ、INV７がロウとなり、TG８がオン状
態となつて、Ｄ−Ｆ／Ｆ１４の出力をＤ入力に
伝達する。以上説明したように、NAND６と
INV７の“ひげ”のため、カウント実行開始ま
でに“ひげ”の生じる時間分遅延を生じる欠点が
あつた。 By the way, in the case of the configuration shown in Figure 1, LOAD,
Both the CEP and CET pins go high, data is set to the D input, and the count starts, but in the process, the LOAD pin changes from low to high, and the CEP and CET pins change simultaneously with the LOAD pin or from the LOAD pin. Immediately after the delay from low to high, the CEP and CET pin signals become NAND.
Because of the delay through NAND 5, the inputs of NAND 6 are both high, and the output of NAND 6 is low. Next, the high level of the CEP and CET terminals is delayed by one gate stage, and the output of NAND5 becomes low, so that the output of NAND6 becomes high. For this reason, the output of NAND6 has a so-called "whisker" (two inputs when the same state must be maintained).
Due to the difference in the timing of the NAND input, an inverted state is temporarily output), and the output of INV7 has a "whisker" that is an inversion of NANN6.
Therefore, TG11 is turned on at the "beard" part of NAND6 and INV7, and D-F/F14
The Q output of is transmitted to the D input. Then NAND
6 becomes high, INV7 becomes low, TG8 is turned on, and the output of DF/F14 is transmitted to the D input. As explained above, NAND6 and
Because of the "whiskers" in INV7, there was a drawback that there was a delay by the amount of time that the "whiskers" occurred before the count started.
本考案は上述の欠点を解決するため、第１図の
LOAD端子からNAND６の入力の間に、トラン
スミツシヨンゲートを配備することにより、論理
を変えることなく、LOAD端子からNAND６の
入力までの遅延時間とCEP及びCET端子から
NAND６の入力までの遅延時間を一致させ、“ひ
げ”をなくすように構成したプログラマブルカウ
ンタで、以下実施例にもとづいて本考案を詳細に
説明する。 In order to solve the above-mentioned drawbacks, the present invention aims to solve the above-mentioned drawbacks.
By placing a transmission gate between the LOAD terminal and the NAND6 input, the delay time from the LOAD terminal to the NAND6 input and from the CEP and CET terminals can be adjusted without changing the logic.
The present invention will be described in detail below based on an example using a programmable counter configured to match the delay time to the input of NAND 6 and eliminate "whiskers".
第２図は本考案の一実施例であつて、相補型
MOS構成によるプログラマブルカウンターの１
ビツト分の回路構成を示したものである。図にお
いて、端子CP，LOAD，Pi，CEP，CETは第１
図と同じである。２１はLOADの否定をとる
INV、２２はINV２１の出力とプログラムデー
タPiを入力とする２入力NANDである。２３は
LOADとＤ−Ｆ／Ｆ３４の出力を入力とする
２入力NANDである。２４はNAND２２，２３
の出力を入力とする２入力NANDである。２５
はCEPとCET信号を入力とする２入力NAND、
３５はゲート入力にロウレベル電圧を印加したＰ
−MOST３６とゲート入力にハイレベル電圧を
印加したｎ−MOSTからなるTGでLOAD信号を
遅延するためのもの、２６はTG３６とNAND２
５を入力とする２入力NANDである。２７は
NAND２６の否定をとるINVである。２８はＰ
−MOST２９とｎ−MOST３０とからなるTG、
同様に３１はｎ−MOST３２とＰ−MOST３３
とからなるTGである。NAND２６の出力はｎ−
MOST３０とＰ−MOST３３のゲート入力とな
り、INV２７の出力はＰ−MOST２９とｎ−
MOST３２のゲート入力となる。３４はプログ
ラマブルカウンタのｉビツト目を構成するＤ−
Ｆ／Ｆで、TG２８，３１の共通接続された出力
が該Ｄ−Ｆ／ＦのＤ入力となり、又、該Ｄ−Ｆ／
ＦのＱ出力はTG３１の入力、出力はNAND２
３の入力となる。 Figure 2 shows an embodiment of the present invention, in which a complementary type
Programmable counter 1 with MOS configuration
This shows the circuit configuration for bits. In the figure, terminals CP, LOAD, Pi, CEP, and CET are the first
Same as the figure. 21 takes the negation of LOAD
INV22 is a two-input NAND that receives the output of INV21 and the program data Pi as inputs. 23 is
It is a 2-input NAND with LOAD and the output of DF/F34 as inputs. 24 is NAND22,23
It is a 2-input NAND whose input is the output of 25
is a 2-input NAND with CEP and CET signals as inputs,
35 is P with a low level voltage applied to the gate input.
- A TG consisting of MOST36 and an n-MOST with a high level voltage applied to the gate input, for delaying the LOAD signal, 26 is TG36 and NAND2
It is a 2-input NAND with 5 inputs. 27 is
This is an INV that takes the negation of NAND26. 28 is P
- TG consisting of MOST29 and n-MOST30,
Similarly, 31 is n-MOST32 and P-MOST33
This is a TG consisting of. The output of NAND26 is n-
It becomes the gate input for MOST30 and P-MOST33, and the output of INV27 is the gate input for P-MOST29 and n-
This becomes the gate input for MOST32. 34 is D-, which constitutes the i-th bit of the programmable counter.
In the F/F, the commonly connected output of TG28 and TG31 becomes the D input of the D-F/F, and
The Q output of F is the input of TG31, and the output is NAND2
3 inputs.
今、LOAD端子をロウにすると、NAND２３
及び２６の入力は禁止され、共に出力はハイとな
る。この時、プログラムデータ入力端子Piがハイ
であると、NAND２２の出力はロウ、NAND２
４の出力はハイとなる。また、NAND２６がハ
イでINV２７がロウであるためTG２８がオン状
態となり、NAND２４の出力のハイが、Ｄ−
Ｆ／Ｆ３４のＤ入力となり、ハイが設定される。
又、プログラムデータ入力端子Piがロウである
と、NAND２２の出力はハイ、NAND２４の出
力はロウとなり、TG２８がオン状態なので、Ｄ
入力はロウに設定される。次に、LOAD端子を
ハイにすると、NAND２２の入力が禁止され、
出力はハイとなる。この場合、CEP又はCET端
子がどちらか少なくとも一方がロウ状態である
と、NAND２５の出力がハイ、又、LOAD信号
がハイで、そのLOAD信号が常にオン状態にな
つているTG３５を介してNAND２６の入力がハ
イとなるから、NAND２６の出力はロウ、INV
２７の出力がハイとなるためTG３１がオン状態
となり、クロツク端子CPがハイとなつても、TG
３１の出力（Ｄ入力）はＤ−Ｆ／Ｆ３４のＱ出力
の状態をとり、Ｄ−Ｆ／Ｆ３４は前の状態に保持
される。CEP及びCET端子がともにハイをとる
と、TG２８がオン状態となり、クロツク端子CP
がハイになるごとにNANDゲート２４の出力は
Ｄ−Ｆ／Ｆ３４の出力の状態をとつてＤ−Ｆ／
Ｆ３４は反転し、カウントが進行する。したがつ
て、第２図の動作は第１図の動作と基本的には同
じである。しかるに、カウント実行開始状態にな
る過程において、LOAD端子がロウからハイ、
CEP及びCET端子がLOAD端子と同時あるいは
LOAD端子より遅れてロウからハイになつた直
後は、LOAD端子のハイは常にオン状態のTG３
５を介す遅延があり、CEP及びCET端子のハイ
はNAND２５を介す遅延があるため、NAND２
６の２つの入力のTG３５側はロウでNAND２５
側はハイであり、NAND２６の出力はハイのま
まである。その後、LOAD信号が常にオン状態
のTG３５を介してNAND２６の入力がハイ、
CEP及びCET信号がNAND２５を介してNAND
２６の入力がロウになるが、TG３５の遅延時間
とNAND２５の遅延時間が一致させてあるため、
NAND２６の入力が共にハイとなることがない。
したがつて、NAND２６の出力に“ひげ”が生
じることがないので、TG２８のオン状態が保た
れ、Ｄ−Ｆ／Ｆ３４の出力がＤ入力に伝達され
る。 Now, when the LOAD terminal is set to low, NAND23
and 26 inputs are inhibited, and both outputs are high. At this time, if the program data input terminal Pi is high, the output of NAND22 is low, and the output of NAND22 is low.
The output of 4 becomes high. Also, since NAND26 is high and INV27 is low, TG28 is in the on state, and the high output of NAND24 is
It becomes the D input of F/F 34 and is set to high.
Also, when the program data input terminal Pi is low, the output of NAND22 is high, the output of NAND24 is low, and TG28 is on, so D
The input is set low. Next, when the LOAD terminal is set high, input to NAND22 is prohibited,
The output becomes high. In this case, if at least one of the CEP or CET terminals is low, the output of NAND25 is high, and the LOAD signal is high, and the LOAD signal is connected to NAND26 via TG35, which is always on. Since the input is high, the output of NAND26 is low, INV
Since the output of 27 becomes high, TG31 is turned on, and even if the clock terminal CP becomes high, the TG31 is turned on.
The output (D input) of 31 takes the state of the Q output of DF/F 34, and DF/F 34 is held in the previous state. When both the CEP and CET pins are high, TG28 turns on and the clock pin CP
Each time the NAND gate 24 becomes high, the output of the NAND gate 24 takes the state of the output of the D-F/F34 and becomes the D-F/F/F34.
F34 is inverted and the count progresses. Therefore, the operation in FIG. 2 is basically the same as the operation in FIG. However, in the process of starting counting, the LOAD terminal changes from low to high.
CEP and CET pins are connected at the same time as LOAD pin or
Immediately after the LOAD pin changes from low to high with a delay from the LOAD pin, the high level of the LOAD pin is TG3, which is always on.
There is a delay through NAND25, and the high of CEP and CET terminals is delayed through NAND25.
The TG35 side of the two inputs of 6 is low and NAND25
side is high, and the output of NAND26 remains high. After that, the input of NAND26 goes high through TG35, where the LOAD signal is always on.
CEP and CET signals are NANDed via NAND25
The input of 26 becomes low, but since the delay time of TG35 and the delay time of NAND25 are matched,
Both inputs of NAND26 never go high.
Therefore, since "whiskers" do not occur in the output of the NAND 26, the TG 28 is kept in the on state, and the output of the DF/F 34 is transmitted to the D input.
以上述べた動作で、LOAD端子がロウからハ
イ、CEP及びCET端子がLOAD端子と同時ある
いはLOAD端子より遅れてロウからハイになつ
た場合、CEP及びCET端子からNAND２６の入
力に至る遅延時間とLOAD端子からNAND２６
の入力に至る遅延時間をTG３５によつて一致さ
せれば、論理を変えることなく、又、NAND２
６の出力に“ひげ”を発生することがないため、
第２図の本考案の回路によれば、従来の回路より
も高速に動作させることが可能である。 In the operation described above, if the LOAD terminal goes from low to high and the CEP and CET terminals go from low to high at the same time as the LOAD terminal or later than the LOAD terminal, the delay time from the CEP and CET terminals to the input of the NAND26 and the LOAD NAND26 from terminal
If the delay time leading to the input of NAND2 is matched by TG35, it is possible to
Since "whiskers" do not occur in the output of 6,
According to the circuit of the present invention shown in FIG. 2, it is possible to operate faster than conventional circuits.
第２図の回路を適用した４ビツトのプログラマ
ブル・バイナリ・カウンタを第３図に示す。動作
は第２図と同じであり、LOAD端子をロウにす
ることにより、端子P0〜P3のプログラムデータ
がＤ−Ｆ／Ｆ３４0〜３４3に設定される。このＤ
−Ｆ／Ｆ３４0〜３４3はバイナリ・カウンタを構
成しており、LOAD端子をハイ、又、CEP及び
CET端子のいづれもハイにすることにより、ク
ロツクCPがハイになるごとにバイナリ・カウン
タ動作を行ない、その値が出力端子Q0〜Q3に現
れるが、カウント実行開始動作する時、TG３
５′の遅延により、“ひげ”が発生せずに高速動作
する。なお、RCはリツプル・キヤリー出力端子
で、Q0〜Q3がすべてハイのときハイとなる。 FIG. 3 shows a 4-bit programmable binary counter to which the circuit of FIG. 2 is applied. The operation is the same as in FIG. 2, and by setting the LOAD terminal low, the program data of the terminals P0 to P3 are set to DF/Fs 340 to 343 . This D
-F/F34 0 to 34 3 constitute a binary counter, and the LOAD terminal is set to high, and the CEP and
By setting all of the CET pins high, a binary counter operation is performed every time the clock CP goes high, and the value appears on the output terminals Q 0 to Q 3. However, when the count starts, the TG3
A delay of 5' allows high-speed operation without generating "whiskers". Note that RC is a ripple/carry output terminal, which becomes high when all Q 0 to Q 3 are high.
以上、説明したように、本考案によれば、プロ
グラマブルカウンタのカウント実行開始時間を小
さくできるので、高速動作を必要とする相補型
MOS構成によるプログラマブルカウンタに有効
である。 As explained above, according to the present invention, the start time of counting execution of a programmable counter can be reduced, so complementary type
Effective for programmable counters with MOS configuration.
第１図は従来の相補型MOS構成によるプログ
ラマブルカウンタの１ビツト分の回路構成を示す
図、第２図は本考案の一実施例である相補型
MOS構成によるプログラマブルカウンタの１ビ
ツト分の回路構成を示す図、第３図は第２図の回
路を適用したプログラマブル・４ビツト・バイナ
リ・カウンタを示す図である。
１，７……インバータ、２，３，４，５，６…
…２入力NANDゲート、８，１１……トランス
ミツシヨンゲート、１４……Ｄ型フリツプフロツ
プ、２１，２７……インバータ、２２，２３，２
４，２５，２６……２入力NANDゲート、２８，
３１，３５……トランスミツシヨンゲート、３４
……Ｄ型フリツプフロツプ。
Figure 1 is a diagram showing the circuit configuration for one bit of a programmable counter with a conventional complementary MOS configuration, and Figure 2 is a complementary type that is an embodiment of the present invention.
FIG. 3 is a diagram showing a circuit configuration for one bit of a programmable counter with a MOS configuration. FIG. 3 is a diagram showing a programmable 4-bit binary counter to which the circuit of FIG. 2 is applied. 1, 7...Inverter, 2, 3, 4, 5, 6...
...2-input NAND gate, 8, 11... Transmission gate, 14... D-type flip-flop, 21, 27... Inverter, 22, 23, 2
4, 25, 26... 2-input NAND gate, 28,
31, 35...transmission gate, 34
...D type flip-flop.
Claims (1)
可能なプログラマブルカウンタにおいて、クロツ
クパルスをトリガ入力とするＤ型フリツプフロツ
プと、前記プログラムデータと該プログラムデー
タを設定可能とする第１の信号の否定出力とを入
力とする第1NANDゲートと、カウントの実行を
制御する第２、第３の信号を入力とする第
2NANDゲートと、相補型MOSトランジスタよ
りなりそのｎチヤネルMOSトランジスタのゲー
ト入力として、ハイレベル電圧が印加され、Ｐチ
ヤネルMOSトランジスタのゲートとして、ロウ
レベル電圧が印加される第１トランスミツシヨン
ゲートと、第2NANDゲートの出力と第１トラン
スミツシヨンゲートの出力を入力とする第
3NANDゲートと、相補型MOSトランジスタよ
りなり、そのｎチヤネルMOSトランジスタのゲ
ート入力として、第3NANDゲートの出力が印加
され、ＰチヤネルMOSトランジスタのゲートと
して前記第3NANDゲート出力を否定した信号が
印加される第２トランスミツシヨンゲートと、同
じく相補型MOSトランジスタよりなり、そのＰ
チヤネルMOSトランジスタのゲート入力として
第3NANDゲート出力が印加され、ｎチヤネル
MOSトランジスタのゲート入力として第
3NANDゲート出力を否定した信号が印加される
第３トランスミツシヨンゲートと、前記第１の信
号と前記Ｄ型フリツプフロツプの第１の出力を入
力とする第4NANDゲートと、第1NANDゲート
出力と第4NANDゲート出力を入力とする第
5NANDゲートを具備し、前記第１の信号を前記
第１トランスミツシヨンゲートの入力とし、前記
第5NANDゲートの出力を前記第２トランスミツ
シヨンゲートの入力とし、前記Ｄ型フリツプフロ
ツプの第２の出力を前記第３トランスミツシヨン
ゲートの入力とし、前記第２及び第３トランスミ
ツシヨンゲートの出力を前記Ｄ型フリツプフロツ
プのＤ入力とする回路を１ビツト分とし、該回路
を所定のビツト数だけ有することを特徴とするプ
ログラマブルカウンタ。 A programmable counter in which program data can be set in advance includes a D-type flip-flop whose trigger input is a clock pulse, and a D-type flip-flop whose trigger input is a clock pulse, and a D-type flip-flop whose inputs are the program data and a negative output of a first signal that allows the program data to be set. 1NAND gate and the second and third signals that control the execution of counting.
a 2NAND gate, a first transmission gate consisting of a complementary MOS transistor, to which a high level voltage is applied as the gate input of the n-channel MOS transistor, and to which a low level voltage is applied as the gate of the p-channel MOS transistor; The output of the 2NAND gate and the output of the first transmission gate are input.
Consisting of 3NAND gates and complementary MOS transistors, the output of the 3rd NAND gate is applied as the gate input of the N-channel MOS transistor, and a signal obtained by negating the output of the 3rd NAND gate is applied to the gate of the P-channel MOS transistor. The second transmission gate is also composed of a complementary MOS transistor, and its P
The third NAND gate output is applied as the gate input of the channel MOS transistor, and the n-channel
Used as gate input of MOS transistor.
a third transmission gate to which a signal that is the negation of the 3NAND gate output is applied; a fourth NAND gate to which the first signal and the first output of the D flip-flop are input; the first NAND gate output and the fourth NAND gate; The first input is the gate output.
5 NAND gate, the first signal is an input of the first transmission gate, the output of the fifth NAND gate is an input of the second transmission gate, and a second output of the D-type flip-flop is provided. is the input of the third transmission gate, and the outputs of the second and third transmission gates are the D inputs of the D-type flip-flop, and each circuit has a predetermined number of bits. A programmable counter characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12799180U JPS635299Y2 (en) | 1980-09-09 | 1980-09-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12799180U JPS635299Y2 (en) | 1980-09-09 | 1980-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5751354U JPS5751354U (en) | 1982-03-24 |
| JPS635299Y2 true JPS635299Y2 (en) | 1988-02-13 |
Family
ID=29488384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12799180U Expired JPS635299Y2 (en) | 1980-09-09 | 1980-09-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635299Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029285U (en) * | 1983-08-03 | 1985-02-27 | 伊藤超短波株式会社 | Battery voltage monitoring circuit |
-
1980
- 1980-09-09 JP JP12799180U patent/JPS635299Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5751354U (en) | 1982-03-24 |
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