JPS6351587B2 - - Google Patents
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- JPS6351587B2 JPS6351587B2 JP56133356A JP13335681A JPS6351587B2 JP S6351587 B2 JPS6351587 B2 JP S6351587B2 JP 56133356 A JP56133356 A JP 56133356A JP 13335681 A JP13335681 A JP 13335681A JP S6351587 B2 JPS6351587 B2 JP S6351587B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/68—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for wholly or partially suppressing the carrier or one side band
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明は例えばスクランブラによりスペクトラ
ムを平準化したデータ伝送等において用いられる
同期検波方式の復調キヤリアの位相ジツタを抑圧
する位相ジツタ抑圧回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase jitter suppression circuit that suppresses phase jitter of a demodulated carrier of a synchronous detection method used in, for example, data transmission where the spectrum is leveled by a scrambler.
従来形の位相ジツタ抑圧回路の一例が第１図に
示される。第１図の上段に示される回路は送信側
であつて、伝送される信号は変調器１に加えられ
帯域フイルタ２を通して出力される。局部発振器
３はキヤリア周波数例えば96KHzを発振する。第
１図の下段には受信回路が示され、送信回路で変
調され伝送回線を通つて送られて来た受信信号が
帯域フイルタ４に加えられる。帯域フイルタ４の
出力は分岐され１つは復調器５へ接続され、他の
１つは帯域フイルタ６へ接続され、キヤリアを分
離して識別器７、積分器８を通して電圧制御発振
器（UCXO）９へ供給される。UCXO９の出力
は分周器１０により１／Ｎに分周され、低域フイ
ルタ４１を介して前記復調器５および識別器７へ
供給される。復調器５の出力は位相ジツタ抑圧回
路の出力となる。 An example of a conventional phase jitter suppression circuit is shown in FIG. The circuit shown in the upper part of FIG. 1 is on the transmitting side, and the signal to be transmitted is applied to a modulator 1, passed through a bandpass filter 2, and outputted. The local oscillator 3 oscillates at a carrier frequency of, for example, 96 KHz. A receiving circuit is shown in the lower part of FIG. 1, and a received signal modulated by the transmitting circuit and sent through the transmission line is applied to the bandpass filter 4. The output of the bandpass filter 4 is branched, one is connected to a demodulator 5, the other is connected to a bandpass filter 6, the carrier is separated and passed through a discriminator 7 and an integrator 8 to a voltage controlled oscillator (UCXO) 9. supplied to The output of the UCXO 9 is divided into 1/N by a frequency divider 10 and supplied to the demodulator 5 and discriminator 7 via a low-pass filter 41. The output of the demodulator 5 becomes the output of the phase jitter suppression circuit.
前述のような構成に成る従来形の位相ジツタ抑
圧回路においては次のような課題が存在してい
る。すなわち、パイロツトフイルタである帯域フ
イルタ６においてキヤリア対ノイズ比（Ｃ／Ｎ
比）が大きくとれないこと、識別器７、積分器
８、UCXO９および分周器１０で構成される位
相ロツクループ（PLL）の引込み帯域が狭いこ
と、遅延補償が行なわれていないため、復調器５
を通る信号の位相回転と、復調キヤリア発生回路
の位相回転が合つていないことである。このため
従来形の回路では位相ジツタを十分に抑圧するこ
とができず、安定した復調信号が得られないとい
う問題点を有していた。 The conventional phase jitter suppression circuit configured as described above has the following problems. That is, the carrier-to-noise ratio (C/N
The demodulator 5
The problem is that the phase rotation of the signal passing through the circuit does not match the phase rotation of the demodulation carrier generation circuit. For this reason, conventional circuits have had the problem that phase jitter cannot be suppressed sufficiently, and a stable demodulated signal cannot be obtained.
本発明の目的は、前述の従来形回路の問題点に
かんがみ、高域周波数のエンフアシス、デイエン
フアシスによりＣ／Ｎ比を改善し、引込み帯域の
拡大を行なう、周波数変換により可変範囲を保存
してPLLの引込み帯域を広げる、および遅延補
償を行ない信号パスの位相回転と復調キヤリア発
生回路の位相回転を合わせるという構想に基づ
き、位相ジツタを十分に抑圧して、安定した復調
信号を得ることにある。 In view of the above-mentioned problems of the conventional circuit, it is an object of the present invention to improve the C/N ratio through emphasis and de-emphasis of high frequencies, expand the pull-in band, and preserve the variable range through frequency conversion. The purpose of this system is to sufficiently suppress phase jitter and obtain a stable demodulated signal based on the concept of widening the pull-in band of the signal and performing delay compensation to match the phase rotation of the signal path and the phase rotation of the demodulation carrier generation circuit.
本発明においては、データ伝送における同期検
波による復調キヤリアの位相ジツタ抑圧回路にお
いて、送信側に高域周波数のエンフアシス回路を
設け、受信側に遅延補償回路、高域周波数のデイ
エンフアシス回路、および、入力は変調入力信号
が帯域フイルタ、識別器および積分器を通して印
加されている電圧制御発振器の出力を受け、出力
は該識別器および該遅延補償回路と該デイエンフ
アシス回路の間に配置された復調器へ接続されて
いる位相ロツクループ引込み帯域拡大回路を設け
たことを特徴とする位相ジツタ抑圧回路が提供さ
れる。 In the present invention, in a phase jitter suppression circuit for a demodulated carrier using synchronous detection in data transmission, a high-frequency emphasis circuit is provided on the transmitting side, a delay compensation circuit, a high-frequency de-emphasis circuit on the receiving side, and a high-frequency de-emphasis circuit on the receiving side. A modulated input signal is applied through a bandpass filter, a discriminator and an integrator; the output is connected to the discriminator and a demodulator disposed between the delay compensation circuit and the de-emphasis circuit; There is provided a phase jitter suppression circuit characterized in that it is provided with a phase lock loop pull-in band expansion circuit.
本発明の一実施例としての位相ジツタ抑圧回路
が第２図に示される。第２図の上段に示される回
路は送信側であつて、高域周波数を強調するエン
フアシス回路１１に被伝送入力信号が供給され、
高域周波数を強調後変調器１２へ送られる。変調
器１２においてはキヤリア例えば96KHzを発振す
る局部発振器１３よりの信号をエンフアシス回路
１１の出力により変調し、帯域フイルタ１４を通
して伝送線へ出力する。第２図の下段には受信側
の回路が示される。伝送線からの変調信号は帯域
フイルタ２１および２５に供給され、帯域フイル
タ２１の出力は遅延線回路２２に接続される。帯
域フイルタ２１と遅延線回路２２は遅延補償回路
３３を形成する。遅延線回路２２の出力は復調器
２３へ接続され、復調器２３の出力はデイエンフ
アシス回路２４へ接続され、デイエンフアシス回
路２４の出力は復調信号出力として用いられる。
一方帯域フイルタ２５の出力は識別器２６へ接続
され、識別器２６の出力は積分器２７へ接続され
る。積分器２７の出力はUCXO２８へ接続され、
UCXO２８の出力は位相ロツクループ引込み帯
域拡大回路３４の変調器２９へ接続される。変調
器２９の出力は低域フイルタ３０を介して復調器
２３および識別器２６へ接続される。低域フイル
タ３０は変調器２９と共に位相ロツクループ引込
み帯域拡大回路を構成する。 A phase jitter suppression circuit as an embodiment of the present invention is shown in FIG. The circuit shown in the upper part of FIG. 2 is on the transmitting side, and the input signal to be transmitted is supplied to an emphasis circuit 11 that emphasizes high frequencies.
After the high frequency is emphasized, it is sent to the modulator 12. In the modulator 12, a signal from a local oscillator 13 that oscillates a carrier signal, for example, 96 KHz, is modulated by the output of the emphasis circuit 11, and is outputted to the transmission line through the bandpass filter 14. The lower part of FIG. 2 shows the circuit on the receiving side. The modulated signal from the transmission line is supplied to bandpass filters 21 and 25, and the output of bandpass filter 21 is connected to delay line circuit 22. The bandpass filter 21 and the delay line circuit 22 form a delay compensation circuit 33. The output of the delay line circuit 22 is connected to a demodulator 23, the output of the demodulator 23 is connected to a de-emphasis circuit 24, and the output of the de-emphasis circuit 24 is used as a demodulated signal output.
On the other hand, the output of the bandpass filter 25 is connected to a discriminator 26, and the output of the discriminator 26 is connected to an integrator 27. The output of the integrator 27 is connected to the UCXO 28,
The output of the UCXO 28 is connected to the modulator 29 of the phase lock loop pull-in band expansion circuit 34. The output of the modulator 29 is connected via a low pass filter 30 to a demodulator 23 and a discriminator 26. The low-pass filter 30 and the modulator 29 constitute a phase lock loop pull-in band expansion circuit.
次に前述の回路について、その動作を第３図な
いし第５図を用いて説明する。まず送信側におい
ては、変調器１２の前段に配置されたエンフアシ
ス回路１１により第３図ａに示される入力信号に
ついて、第３図ｂに示されるように低域周波数部
分の減衰が行なわれる。低周波部分の減衰が行な
われた信号は変調器１２において変調され第３図
Ｃのような周波数構成となる。第３図ｃ中矢印は
キヤリアを示す。なお第３図において横軸は周波
数、縦軸は振幅を表わしている。第３図ｃにおい
てエンフアシス回路によりエンフアシスされてい
ないときは破線に示すようになり、エンフアシス
されているときは実線のようになる。これにより
キヤリア周波数近傍において、エンフアシス回路
を有する場合の方がキヤリア成分に対する雑音成
分が少ないことがわかりＣ／Ｎ比が改善されるこ
とが判明する。Ｃ／Ｎ比が改善されるとパイロツ
トフイルタである帯域フイルタ２５の帯域を広く
することができキヤリアの変動△ｆが大きくなつ
ても対応できることになる。第３図ｄは第３図ｃ
の変調信号を復調した場合の周波数構成図であ
り、これをデイエンフアシス回路２４を通すこと
により第３図ｅのように入力信号と同様な構成に
復調される。 Next, the operation of the above-mentioned circuit will be explained using FIGS. 3 to 5. First, on the transmitting side, an emphasis circuit 11 placed before the modulator 12 attenuates the low frequency portion of the input signal shown in FIG. 3a, as shown in FIG. 3b. The signal whose low frequency portion has been attenuated is modulated by the modulator 12 and has a frequency configuration as shown in FIG. 3C. The arrow in Figure 3c indicates the carrier. In FIG. 3, the horizontal axis represents frequency, and the vertical axis represents amplitude. In FIG. 3c, when the signal is not emphasized by the emphasis circuit, it is shown as a broken line, and when it is emphasized, it is shown as a solid line. This shows that in the vicinity of the carrier frequency, the noise component relative to the carrier component is smaller when the emphasis circuit is provided, and the C/N ratio is improved. If the C/N ratio is improved, the band of the bandpass filter 25, which is a pilot filter, can be widened, and even if the carrier fluctuation Δf becomes large, it can be coped with. Figure 3 d is Figure 3 c
3 is a frequency configuration diagram when a modulated signal is demodulated. By passing this through the de-emphasis circuit 24, it is demodulated into a configuration similar to that of the input signal as shown in FIG. 3e.
第４図はパイロツトフイルタ（PF）の帯域を
エンフアシスにより増加できることを更に詳細に
説明するための図で、Ｃはキヤリアを示し、エン
フアシスにより振幅の大きい雑音成分が矢印のよ
うに減少し、斜線を付した範囲に迄減少すること
を示している。雑音成分の振幅が小さくなつてい
るからPFの帯域を広げても雑音がキヤリアを妨
害することが少なく、従つてPFの帯域拡大が可
能となる。 Figure 4 is a diagram to explain in more detail that the band of the pilot filter (PF) can be increased by emphasis. It shows that the amount decreases to the range shown below. Since the amplitude of the noise component has become smaller, even if the PF band is widened, the noise is less likely to interfere with the carrier, thus making it possible to expand the PF band.
遅延補償回路３３は復調器２３において入力変
調信号と位相ロツクループ（PLL）回路からの
キヤリアとの間の位相回転を合わせるための遅延
補償を行なう回路で帯域フイルタ２１の遅延位相
τ1と遅延線の遅延位相τ2の和が復調器２３へ加え
られる低域フイルタ３０からのキヤリアの入力変
調信号に対する遅延位相τ3に等しいようになつて
いる。 The delay compensation circuit 33 is a circuit that performs delay compensation to match the phase rotation between the input modulation signal and the carrier from the phase lock loop (PLL ) circuit in the demodulator 23. The sum of the delay phases τ 2 is made equal to the delay phase τ 3 for the carrier input modulation signal from the low pass filter 30 applied to the demodulator 23 .
帯域フイルタ２５に加えられた入力変調信号は
キヤリアのみ取り出され識別器２６で他の一方の
低域フイルタ３０からの信号との位相差を検出
し、積分器２７でその差差を直流に変換し、
UCXO２８の発振周波数fsを直流電圧により△ｆ
だけ変化させるようにしている。UCXO２８の
出力である周波数fs＋△ｆの信号は従来形の回路
ではＩ／Ｎの分周回路により、本例のキヤリア周
波数96KHz＋△ｆ／Ｎに変換していたが本実施例
では局部発振回路３１（周波数：fs−96KHz）か
らの信号とUCXO２８の出力との差の周波数を
求めることのできる変調器２９により差を求め
96KHz＋△ｆの周波数の信号を得て、低域フイル
タ３０を経て復調器２３へのキヤリアとして供給
する。また96KHz＋△ｆの信号は同時に識別器２
６へも供給され帯域フイルタ２５の出力との差を
検出するのに用いられる。上述の実施例によれば
復調器キヤリアの変化分△ｆを従来は△ｆ／Ｎと
して帰還していたのに対し本実施例では△ｆとし
て帰還するのでPLL引込み帯域が広くなること
になる。このことを第５図を用いて説明すると、
破線は前述のτ1＋τ2の位相を表わし、曲線５１お
よび５２がそれぞれ従来例と本実施例における復
調キヤリアの遅延位相τ3を表わしている。本実施
例の回路を用いることにより曲線５１が矢印のよ
うに変化し曲線５２となることがわかる。 Only the carrier of the input modulation signal applied to the band filter 25 is taken out, the discriminator 26 detects the phase difference with the signal from the other low-pass filter 30, and the integrator 27 converts the difference into direct current. ,
The oscillation frequency f s of UCXO28 is changed to △f by DC voltage.
I'm just trying to change it. In the conventional circuit, the signal with the frequency f s +△f, which is the output of the UCXO28, was converted to the carrier frequency of 96KHz +△f/N in this example by the I/N frequency divider circuit, but in this example, the signal with the frequency f s +△f/N is The difference is determined by the modulator 29 that can determine the frequency of the difference between the signal from the circuit 31 (frequency: f s -96KHz) and the output of the UCXO 28.
A signal with a frequency of 96 KHz+Δf is obtained and supplied as a carrier to the demodulator 23 through the low-pass filter 30. Also, the signal of 96KHz + △f is transmitted to the discriminator 2 at the same time.
6 and is used to detect the difference with the output of the bandpass filter 25. According to the embodiment described above, the variation Δf of the demodulator carrier is conventionally fed back as Δf/N, but in this embodiment, it is fed back as Δf, so the PLL pull-in band becomes wider. To explain this using Figure 5,
The broken line represents the phase of τ 1 +τ 2 described above, and curves 51 and 52 represent the delay phase τ 3 of the demodulated carrier in the conventional example and this embodiment, respectively. It can be seen that by using the circuit of this embodiment, the curve 51 changes as shown by the arrow and becomes a curve 52.
本実施例においては、送信側において高域周波
数のエンフアシスを行なうことにより、キヤリア
を分離するに当つてＣ／Ｎ比を改善することがで
き、この利点を引込み帯域の拡大に向けることが
できる。また遅延補償回路を設け、UCXOの出
力に分周回路の代りに変調器を配置することによ
りPLLの引込み帯域を広げることができる。 In this embodiment, by emphasizing high frequencies on the transmitting side, the C/N ratio can be improved when separating carriers, and this advantage can be used to expand the pull-in band. Furthermore, by providing a delay compensation circuit and arranging a modulator instead of a frequency dividing circuit at the output of the UCXO, the pull-in band of the PLL can be expanded.
第６図は本発明の他の実施例としての位相ジツ
タ抑圧回路の受信側が示される。本回路において
は、第２図の実施例の回路が低域フイルタ３０か
ら復調器２３へ直接接続されているのに対し、低
域フイルタ３０の出力に自動位相制御回路
（APC）３２を接続し、該APC３２の出力を復調
器２３へ接続するようにした点が異なり、その他
は第２図の実施例と同一である。第６図の実施例
においても第２図の実施例と同様な効果をあげる
ことができる。 FIG. 6 shows the receiving side of a phase jitter suppression circuit as another embodiment of the present invention. In this circuit, an automatic phase control circuit (APC) 32 is connected to the output of the low-pass filter 30, whereas in the circuit of the embodiment shown in FIG. 2, the low-pass filter 30 is directly connected to the demodulator 23. The difference is that the output of the APC 32 is connected to the demodulator 23, and the rest is the same as the embodiment shown in FIG. The embodiment shown in FIG. 6 can also achieve the same effects as the embodiment shown in FIG. 2.
本発明によれば、PLLの引込み帯域の拡大に
より入力変調信号のキヤリアの変動に十分追従で
きる復調キヤリアを得ることができ、それにより
位相ジツタを十分に抑圧して安定した復調信号を
得ることができる。 According to the present invention, by expanding the pull-in band of the PLL, it is possible to obtain a demodulation carrier that can sufficiently follow variations in the carrier of the input modulation signal, thereby sufficiently suppressing phase jitter to obtain a stable demodulation signal. can.
第１図は従来形の位相ジツタ抑圧回路のブロツ
ク回路図、第２図は本発明の一実施例としての位
相ジツタ抑圧回路のブロツク回路図、第３図、第
４図および第５図は第２図の回路の動作を説明す
る特性図、第６図は本発明の他の実施例の位相ジ
ツタ抑圧回路の受信側のブロツク回路図である。
１……変調器、２……帯域フイルタ、３……局
部発振器、４……帯域フイルタ、５……復調器、
６……帯域フイルタ、７……識別器、８……積分
器、９……電圧制御発振器、１０……分周器、１
１……エンフアシス回路、１２……変調器、１３
……局部発振器、１４……帯域フイルタ、２１…
…帯域フイルタ、２２……遅延線回路、２３……
復調器、２４……デイエンフアシス回路、２５…
…帯域フイルタ、２６……識別器、２７……積分
器、２８……電圧制御発振器、２９……変調器、
３０……低域フイルタ、３１……局部発振回路、
３２……自動位相制御回路、３３……遅延補償回
路、３４……位相ロツクループ引込み帯域拡大回
路、４１……低域フイルタ。
FIG. 1 is a block circuit diagram of a conventional phase jitter suppression circuit, FIG. 2 is a block circuit diagram of a phase jitter suppression circuit as an embodiment of the present invention, and FIGS. 3, 4, and 5 are block circuit diagrams. FIG. 2 is a characteristic diagram illustrating the operation of the circuit, and FIG. 6 is a block circuit diagram of the receiving side of the phase jitter suppression circuit according to another embodiment of the present invention. 1...Modulator, 2...Band filter, 3...Local oscillator, 4...Band filter, 5...Demodulator,
6... Bandwidth filter, 7... Discriminator, 8... Integrator, 9... Voltage controlled oscillator, 10... Frequency divider, 1
1...Emphasis circuit, 12...Modulator, 13
...Local oscillator, 14...Band filter, 21...
... Bandwidth filter, 22 ... Delay line circuit, 23 ...
Demodulator, 24... De-emphasis circuit, 25...
... Bandwidth filter, 26 ... Discriminator, 27 ... Integrator, 28 ... Voltage controlled oscillator, 29 ... Modulator,
30...Low-pass filter, 31...Local oscillation circuit,
32...Automatic phase control circuit, 33...Delay compensation circuit, 34...Phase lock loop pull-in band expansion circuit, 41...Low pass filter.
Claims (1)
リアの位相ジツタ抑圧回路において、送信側に高
域周波数のエンフアシス回路を設け、受信側に遅
延補償回路、高域周波数のデイエンフアシス回
路、および、入力は変調入力信号が帯域フイル
タ、識別器および積分器を通して印加されている
電圧制御発振器の出力を受け、出力は該識別器お
よび該遅延補償回路と該デイエンフアシス回路の
間に配置された復調器へ接続されている位相ロツ
クループ引込み帯域拡大回路を設けたことを特徴
とする位相ジツタ抑圧回路。 ２ 該位相ロツクループ引込み帯域拡大回路の出
力を自動位相制御回路に加え、該自動位相制御回
路の出力を該遅延補償回路と該デイエンフアシス
回路の間に配置された復調器に接続した特許請求
の範囲第１項に記載の位相ジツタ抑圧回路。 ３ 該位相ロツクループ引込み帯域拡大回路は２
つの入力信号の周波数の差が得られる変調器およ
び低域フイルタにより構成される特許請求の範囲
第１項または第２項に記載の位相ジツタ抑圧回
路。[Claims] 1. In a phase jitter suppression circuit for a demodulated carrier using synchronous detection in data transmission, a high-frequency emphasis circuit is provided on the transmitting side, a delay compensation circuit, a high-frequency de-emphasis circuit on the receiving side, and The input receives the output of a voltage controlled oscillator to which a modulated input signal is applied through a bandpass filter, a discriminator and an integrator, and the output is sent to the discriminator and a demodulator disposed between the delay compensation circuit and the de-emphasis circuit. What is claimed is: 1. A phase jitter suppression circuit comprising a connected phase lock loop pull-in band expansion circuit. 2. The output of the phase lock loop pull-in band expansion circuit is added to an automatic phase control circuit, and the output of the automatic phase control circuit is connected to a demodulator disposed between the delay compensation circuit and the de-emphasis circuit. The phase jitter suppression circuit according to item 1. 3 The phase lock loop pull-in band expansion circuit is 2
3. A phase jitter suppression circuit according to claim 1, which comprises a modulator and a low-pass filter that can obtain a frequency difference between two input signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133356A JPS5836054A (en) | 1981-08-27 | 1981-08-27 | Phase jitter suppressing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133356A JPS5836054A (en) | 1981-08-27 | 1981-08-27 | Phase jitter suppressing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5836054A JPS5836054A (en) | 1983-03-02 |
| JPS6351587B2 true JPS6351587B2 (en) | 1988-10-14 |
Family
ID=15102798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133356A Granted JPS5836054A (en) | 1981-08-27 | 1981-08-27 | Phase jitter suppressing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836054A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103851A (en) * | 1986-10-21 | 1988-05-09 | 電気化学工業株式会社 | Binder for fine powder iron ore solidification |
-
1981
- 1981-08-27 JP JP56133356A patent/JPS5836054A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5836054A (en) | 1983-03-02 |
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