JPS6350137A - ゲ−トウエイ交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、主としてＬＡＮ　（ローカル・エリア・ネッ
トワーク）と公衆通信回線とを接続してパケット交換を
行うためのゲートウェイ交換機（以下Ｇ／Ｗ装置と称す
）に関する。

［従来の技術］ 近年、半導体技術の進歩により、いわゆるパケット交換
サービスが容易に受けられるようになってきた。このパ
ケット交換とはデーター列を所定の長さく例えば、１２
８バイト）に区切って、それぞれのデータに送り先アド
レスとデータの順序を示す順序コードを付けたものをパ
ケットとして送出し、このパケットを受け取った交換機
は、−旦それをメモリーに記憶した後、送り先アドレス
等を調べ、そのアドレスの示す相手端末にパケットを届
けるという操作を行っている。

このパケット交換方式の仕様についてはＣＣＩＴＴ（国
際電信電話諮問委員会）の×、２５の勧告に詳細に述べ
られている。

第６図は従来例におけるＧ／Ｗ装置を含む回線の構成の
一例を示す。

第６図において、　ＬＡＮＩは第１のローカル・エリア
・ネットワークであり、端末アダプタ２６−１゜２６−
２．２６−３を介してパケット形態端末２７−１．２７
−２　。

２７−３が接続されている。また、Ｇ／Ｗ装蓋２３−１
゜２３−２も同じネットワークしＡＮＩに接続されてい
る。

２９はデジタル専用回線、３０はＤＤＫパケット交換網
である。２４−１，２４−２はデジタル専用回線２９と
通常回線との接続を行うためのデジタルサービスユニッ
ト（ＤＳＩＪ）　テあり、２４−３．２４−４はＤＤＫ
パケット交換網３０と通常回線との接続を行うためのＤ
ＳＵである。また、ＤＳＩＩ２４−２を介してデジタル
専用回線２９とホスト２８とが接続されている。

ＬＡ、Ｎ２は、第２のローカル・エリア・ネットワーク
であり、Ｇ／Ｗ装置２３−３およびＤＳＵ２４−４を介
してＤＤＫパケット交換網３０が接続されている。また
、ＬＡＮ２には、端末アダプタ２卜４およびパケット形
態端末２７−４が接続されている。

たとえば、端末２７−１とホスト２８との間のパケット
交換を説明する。

まず、端末２７−１から送信されたパケットは、端末ア
ダプタ２６−１でＬＡＮＩ用のヘッダーが付けられ、Ｌ
ＡＮＩを介してＧ／Ｗ装置２３−１に送られる。Ｇ／Ｗ
装置２３−１では、受け取ったパケットからＬＡＮＩ用
のヘッダーを取り除き、さらに送り先アドレスを修正１
ノた後に、り５ｔ１２４−１を介してそれをホスト２８
へ送出する。ホスト２８はデジタル専用回線２９、ＤＳ
Ｕ２４−２を介してパケットを受取る。

逆に、ホスト２８から発呼されたパケットは、上述と逆
の処理を受けて端末２７−１に届（。

次に、例えば、端末２７−１から発呼されたパケットが
端末２７−４へ送られる場合について説明する。

端末２７−１から送出されたパケットは端末アダプタ２
６−１でＬＡＮＩ用のへラダーを付けられ、ネットワー
クＬＡＮＩを介してＧ／Ｗ装置２３−２に送られる。Ｇ
／Ｗ装置２３−２において、パケットはＬＡＮ　ｌ用の
ヘッダーを削除される。次に、端末２７−４の内線アド
レスをパケットの所定の場所に書込んだ後、上述のＣＣ
：ＩＴＴのｘ、２５に示される手順に従ってＤＤＸパケ
ット交換網３０に送られる。

やがて、そのパケットはＤＳＵ２４−４を介してＧ／Ｗ
装置２３−３に送られる。Ｇ／Ｗ装置２３−３では、パ
ケットの内線アドレスの解析を行い、目的端末のアドレ
スを得て、パケットにＬＡＮ２用のヘッダー付加した後
、そのパケットをネットワークＬＡＮ２に送出する。ネ
ットワークＬＡＮ２からパケットを受け取った端末アダ
プタ２６−４はパケットからＬＡＮ２用のヘッダーを削
除し、端末２７−４に送る。以上のような手順によって
端末２７−１から送出されたパケットは、全く同じ形態
で端末２７−４に届く。

また、逆にパケットが端末２７−４から送出された場合
は、上述と逆の手順により端末２７−１に届く。

第７図は従来例によるＧ／Ｗ装置の内部構成の一例を示
す。

ＣＣＩＴＴのＸ、２５のプロトコル（通信規約）では、
ｌ５Ｏ（国際標準化機構）の定めたＱＳＩ（Ｑｌ）６１
１　ＳｙｓｔｅｍｓＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）
参照モデルの７つのレイヤー（層）のうち）ＩＤＬｃ　
（ハイレベル・データーリンク制御手順）に従ってデー
タを送信および受信する方法や誤り制御、ウィンドウ制
御等を定めるレイヤー２および通信相手との接続に際し
ての発呼手順、順序制御等について定めるレイヤー３に
ついて規定している。

コネクターの型状、ピン番号、電気的特性等を定めるレ
イヤー１については、接続する回線の種類に合わせて幾
つかのブ、ロトコルの中から適当なものを選択すること
ができる。

たとえば、デジタル専用線はＸ、２１、アナログ専用線
はＸ、２１ｂｉｓ、ＤＤＸパケット交換網はＸ、２１．
電話回線はＶ、２７ｔｅｒ等のように選択することかで
きる。

第７図の公衆回線側において、ｌはＸ、２１用ＤＴＥ　
（端末装置）／Ｄ（：Ｅ（回線終端装置）インターフェ
ース回路、２はＸ、２１ｂｉｓ用ＤＴＥ／ＤＣＥインタ
一フエース回路、３は高速デジタルインターフェース回
路である。７は上述の）ＩＤＬＣ（ハイレベル・データ
リンク制御手順）の規定に従ったフレーム単位の送信お
よび受信を行う制御回路（ＭＰＣＧ）である。

インターフェース回路１，２および３はそれぞれコネク
タ４．５および６に接続されており、これらのコネクタ
４〜６は、それぞれＩＳＯの規格ｌ５４９０３．　ｌ５
２１１０および１５４９０３により、それぞれ１５ビン
、２５ピンおよび１５ピンに規定されている。

９はマイクロプロセッサ（ＭＰＵ）であり、パスライン
１９に接続されたＲＯＭ　（リードオンリメモリ）（図
示しない）に書かれたプログラムに従って作動し、パス
ライン１９に接続された各装置の制御を行う。１０はパ
ケットを一時記憶するためのＲＡＭ　（ランダムアクセ
スメモリ）である。８はＭＰＣＣ７とＲＡ　Ｍ　１０　
との間のデータのＤＭＡ　（直接・メモリ・アクセス）
転送を制御するためのＤＭＡコントローラＣＤＩＪＡＣ
）である。

１２は液晶表示器（ＬＣＤ）　であり、１３はキーマト
リクス走査用のインターフェース回路である。また、１
４はトグルスイッチとＬＥＤ　（発光ダイオード）の人
出力のためのインターフェース回路である。

操作部（フロントパネル）は、これらのインターフェー
ス回路１３．１４　と、ＬＥＤ、トグルスイッチ、キー
マトリクスおよびＬＣＤ１２で構成されている。キーマ
トリクスおよびトグルスイッチから人力されたコマンド
は処理され、その結果をＬＣＤ１２およびＬＥＤに表示
される。

またＬＡＮ（ローカルネットワーク）側におし）て、１
８はＩＥＥＥ規格８０２．４用のインターフェース回路
、１７はフレーム単位の送信および受信を行う制御回路
（ＭＰＣＣ）である。１６はＤＭＡコントローラであり
、１５はパスライン２０に接続された各装置の制御を行
うマイクロプロセッサ（ＭＰＵ）である。

また、公衆回線側とＬＡＮ側との間のデータの受け渡し
は、デュアルポートＲへＭ　（Ｄ−ＲＡＭ）　１１を介
して行われる。

例えは、公衆回線側から受け取フたパケットは、Ｍ　Ｐ
　ＣＣ７を介してＤＭＡＣ８の制御により、ＲＡＭｌ０
にＤＭＡ転送される。ＲＡＭｌ０から読み出されＭＰＵ
９によりヘッダを解析されたパケットは、再びＤＭＡ８
の制御により、Ｄ−ＲＡＭ　１１へ転送される。

また、ＬＡＮ側において、Ｄ−ＲＡＭＩＩ　に送られて
きたパケットはＭＰｔｌ１５によりＬＡＮ用のヘッダを
加えられた後、ＤＭＡＣ１６の制御により、ＭＰＣＣ１
７へ送られ、ＬＡＮへ送出される。

また、ＬＡＮ側から受け取ったパケットは、上述とは逆
の手順により公衆回線側へ送出される。

第８図は、従来の高速デジタル伝送サービスのフレーム
構成のフォーマットの一例を示す。

ＮＴＴ　（日本電信電話株式会社）が行っているゲート
ウェイ交換機（関門交換機）を使用した高速デジタル伝
送サービスは、データ伝送速度別に３種類のフレーム構
成を用いている。すなわち、８０にビット／秒、１５４
４にビット／秒および６３１２にビット／秒の３種類で
あり、それぞれのフレーム構成は大幅に異なる。この内
、たとえば１９２にビット／秒の伝送速度のサービスを
受けるためには１５１１４にビット／秒の伝送速度で送
られてくるデータ列の中から必要な部分だけ情報フレー
ムを抜き取って使用する。

第８図において、Ｘは１ピッ：・の制御ビットであり、
このビットでバイオレーションビット。

５ＥＮＤ、ＬＩＮＲ，ＳおよびＤＮＲ信号等を送る。

ＣＨＩ−ＣＩ＋２４は情報ビットであるが、１９２にビ
ット／秒のサービスを受ける場合には、ＣＨ１〜Ｃ８３
までの情報ビットを使用し、ＣＩ＋４〜Ｃ）１２４は使
用しない無効な空ビットとなる。

［発明が解決しようとする問題点コ そのため従来のＮＴＴ高速デジタル伝送サービスにおい
ては、平均伝送速度が１９２にビット／秒であっても瞬
間伝送速度は１５４４にビット／秒という高速なデータ
列が伝送されることになる。

例えば、第７図のＭＰＣＣ７としてモトローラ社のＭＣ
６８６５２を使用した場合には、その内部レジスフが送
受共に１バイト（８ビツト）であるので、１度に授受す
ることのできるデータ因は１バイトである。

したがって、ＤＭＡＣ８はＭＰＣＣ７とＲＡＭｌ０との
間の転送で瞬間伝送速度１５４４にビット／秒のデータ
列が送受信できなくてはならない。しかし、ＭＣ６８５
５２が１バイトを転送するのに７．０５μｓの時間が必
要なため、最高１４１にパフ８フ秒の伝送速度が限度で
あるので最も処理速度が早く、かつ高価なりＭＡＣであ
るモトローラ社のＭ　Ｃ６８６５２を用いた場合でも、
１５４４にビット／秒、すなわち、１９３にバイト７秒
の平均伝送速度を実現するのは困難であった。

また、他の方法としてＭ　Ｐ　Ｉ］　９が上述のデータ
転送をプログラムにより実行する方法が考えられたが転
送速度がさらに遅いという欠点を有していた。

このような問題点があるので、従来ではさらに遅い伝送
速度である６４にビット／秒のサービスしか受けられな
かった。

そこで本発明は、上述の欠点を除去し、最高伝送速度が
たとえば１５４４にビット／秒、平均伝送速度が１９２
にビット／秒であるような高速デジタル伝送回線と比較
的低速のローカルネットワーク回線との間でパケット交
換を行うことのできるゲートウェイ交＋Ｔｈ機を）是１
共することを目的とする。

［問題点を解決するための手段コ かかる目的を達成するために、本発明はデータ列が時分
割でバースト的に送られる第１の通信回線とデータ列が
非バースト的に送られる第２の通信回線との間の交換を
行うゲートウェイ交換機において、第１の通信回線と第
２の通信回線との間で交換すべきデータ列を一時記憶す
るための記憶手段と、第１の通信回線からバースト的に
発生する有効部分と無効部分とを交互に含むデータ列を
受け取った場合には、有効部分のみを記憶手段に一時記
憶させた後、記憶させた有効部分を時間間隔について平
均的または離散的に読み出して第２の通信回線へ送り出
すデータ交換制御を行う制御手段とを具えたことを特徴
とする。

［作用］ 本発明によれば、交換すべきデータ列を一時記憶し、そ
の記憶したデータ列を平均的または離散的に読み出して
送信するようにしたので、例えば最高速度が１５４４に
ビット／秒、平均速度が１９２にビット／秒のバースト
的に発生する信号の送受信を簡単な構成でしかも廉価な
素子を用いて実現することができる。

［実施例コ 以下、図面を参照して本発明実施例を詳細に説明する。

第１図は本発明実施例の基本構成を示す。

本図において、ａはデータ列が時分割でバースト的に送
られる第１の通信回線Ｌｌと、データ列が非バースト的
に送られてくる第２の通信回線し２どの間で交換すべき
データ列を一時記憶するための記憶手段である。ｂは制
御手段であり、第１の通信回線し１からバースト的に発
生する有効部分と無効部分とを交互に含むデータ列を受
け取った場合には有効部分のみを記憶手段ａに一時記憶
させた後、その記憶させた有効部分を時間間隔について
平均的または離散的に順次読み出して第２の通信回線Ｌ
２へ送り出すデータ交換制御を行う。

第２図は本発明の一実施例のゲートウェイ交換機（以下
Ｇ／Ｗ装置）の全体の構成を示す。

第２図において、４．８は回線インターフェース部であ
り、ここでは主にＣＣＩ丁Ｔ勧告のＸ、２５の）ＩＤＬ
ｃ手順に従ったデータの交換を行い、また回線の種類に
よって制御の方法が異なるので、それらの複数種の回線
を統一的に制御することを行っている。本発明実施例に
おいて、回線インターフェース部４８はＣＣＩＴＴ　（
７）Ｘ、２１．Ｘ、２１ｂｃｓ＋７）勧告またはＮＴＴ
の高速デジタルインターフェースに従って構成する。

４９は回線側プロセッサ部であり、×、２５によるパケ
ットの解析とデータ転送を行っている。

５０はキーおよびディスプレイプロセッサ、部であり、
マトリクス状に配列されたキースイッチ（キーマトリク
ス）を走査して読み取る動作と、液晶表示器にキャラク
タを表示する動作とを行っている。また、このキーおよ
びディスプレイプロセッサ部５０は回線側プロセッサ部
４９間とｌｌ５２３２Ｃインターフエース４１で調歩同
期式の通信を行っている。

５１はＬＡＮ側プロセッサ部であり、ＩＥＥＥ８０２．
４規格によるパケットの解析と、データ転送とを行って
いる。ＬＡＮ側プロセッサ部５１と回線側プロセッサ部
４９とのインターフェースは、デュアルボートＲＡ！１
！　（ランダムアクセスメモリ）による共有メモリを介
して行っている。

５２はＬＡＮインターフェース部であり、ＩＥＥＥ８０
、２．４の規格に従ったトークンバス方式を用いている
。このトークンバス方式はデータダラムサービス（コネ
クションレス）なので相手端末とは常時通信可能である
。

第３図は、第２図の本発明実施例の詳細な構成を示す。

第３図において、第７図の従来例と同様の構成要素には
同一の番号を付与してその詳細な説明は省略する。

第３図において、３３および３４は切換回路であり、１
５ピンのソケット４からの入力をＸ、２１用インターフ
エース１と高速デジタルインターフェース３間で切換え
るときに使用している。

３５はマルチプレクサ（ＭＰＸ）であり、インターフェ
ース回路１．２および３の中のいずれか１つを選択使用
するための回路である。３６は記憶した順に読出しを行
うＦＩＦＯ（ファースト　イン・ファーストアウト）メ
モリであり、本発明における記憶手段と書込み読出し制
御手段の両方の機能を包含し、回線側のデータ転送速度
と、ＭＰＣｆｌニアの処理速度の違いを吸収するための
ものである。

ＬＣＤ　（液晶表示器）１２、キーマトリクスインター
フェース回路１３およびＬＥＤ　とトグルスイッチ用人
出力インターフェース回路１４とは第７図の従来例では
パスライン１９に直結していたが、それら１２，１３．
１４は本発明実施例においては、パスライン４０、シリ
アルインターフェース（八ＣＩＡ）３８、Ｒ５２３２Ｃ
インターフエース４１、およびへＣＩへ３７を介して、
パスライン１９へ接続している。マイクロプロセッサ（
ＭＰＩＩ）　３９はパスライン４０に接続された各機器
の制御を行う。

４５はＤＭＡ（ダイレクトメモリアクセス）インターフ
ェース回路であり、あるメモリから他のメモリへのメモ
リ間のデータ転送機能を有しないＤＭＡＣ８めるための
インターフェース回路である。

Ｄ−ＲＡＭＩＩ　、　ＬＡＮ側ＤＭＡＣ１６，ＬＡＮ側
ＭＰＵ１５　、　ＬＡＮＡＮ側ＣＣ１７およびＬＡＮ側
インターフェース回路１８は、第７図の従来例と同一で
あり、同様な動作を行う。

例えば、第８図に示すフレーム構成を有するパケットが
公衆回線側から送られてきた場合には、コネクタ４．高
速デジタルインターフェース３およびＭＰＸ３５　とを
介してＦＩＦＯメモリ３６へ格納される。次に、そのＦ
ＩＦＯメモリ３６に格納された情報は、格納された順に
読み出され、ＭＰＣＣ７を介して、ＤＭＡＣ８の制御に
よりＲＡＭｌ０へ一時記憶される。この際、ＦＩＦＯメ
モリ３６の情報は、ＤＭＡ（：８の転送速度に同期して
離散的に読出される。

例えば、ＭＰＸ３５を介して瞬間伝送速度１５４４にビ
ット／秒で送されてきた高速のデータ列は、ＦＩＦＯメ
モリ３６の介在により、ＤＭＡＣ８の転送可能な速度（
例えば、１９２にビット／秒）に同期した速度で離散的
に送り出すことが可能となる。

ＲＡＭｌ０において、ヘッダを解析されたパケットは、
メモリ間の転送機能を有しないＤＭＡＣ８の制御により
、ＤＭＡインターフェース回路４５を介してＤＲＡＭＩ
Ｉへ送られる。

１、ＡＮ側の動作については第７図の従来例と同一であ
るのでその説明は省略する。

また、ＬＡＮ側から送られてきたパケットは、上述とは
逆の手順によりＦＩＦＯメモリ３６へ送られ、そこから
公衆回線側の仕様に合せて送出される。

なお、ＦＩＦＯメモリ３６は、同等の機能を有する他の
回路で実現することも可能である。

第４図は第３図の実施例におけるＦＩＦＯメモリ３６の
代りにシフトレジスタを用いたデータ伝送速度平均化回
路の構成を示す。第５図はその人出力のタイミングを示
す。

第４図において、８５は第３図に示す高速デジタルイン
ターフェース３と同等の機能を有する高速デジタルイン
ターフェース用のモジュール■Ｃ（集積回路で、例えば
富士通社の）１７４Ｍ−０００１を用いる。ＭＰＣＣ７
は例えばモトローラ社の）ｌｌｃ６８６５２を用いる。

８７−１〜８７−３および９１−１〜９１−３は本発明
の記憶手段に相当する８ビツトのシフトレジスタであり
、例えばテキサスインスッルメンツ社の５Ｎ７４ＬＳ１
５５Ａを用いる。

８８．８９．９２および９３はＮＡＮＯケート（否定的
論理積回路）である。また、９０および９４はＯＲゲー
ト（論理和回路）である。また、８６は本発明の書込み
読出し制御手段に相当するシーケンサであり、例えはカ
ウンター、　ＲＯＭ（リードオンリメモリ）およびラッ
チ等で構成する。

まず、公衆回線から第８図のフレーム構造を有するデー
タ列を受けとる場合の受信動作について説明する。

モジュールＩＣ８５のＲ−Ｃ端子から受信信号に位相同
期したクロック（第５図のＩ（ＬＣＫ）が出力され、Ｒ
−［１端子からは受信データ（第５図のＲ−Ｄ）が出力
されている。

フレームの開始を示す同期信号が検出されるとＲ−Ｆ端
子か“Ｈ“　（ハイレベル）となり（第５図のＲ−Ｆ）
、その後、受信、信号Ｒ−１１にはＣ）１１．ｃ）１２
およびＣ１（３の有効情報ビットが続く。

このときシーケンサ８６のＲＤ−ＩＮ端子がＣＨ１〜Ｃ
Ｈ３の区間だけ°Ｈ°°になり、オアゲート９０および
アンドゲート８８を介してクロック信号ＩＩＣＬＫがシ
フトレジスタ８７−１〜８７−３に２４パルス送られる
ので、その有効情報ビット（８ビツトＸ３＝２４ビツト
）が、シフトレジスタ８７−１．８７−２．８７−３に
直列に取り込まれる。

続いて、シーケンサ８５のＲ［）−０ｔｌＴ端子の信号
（第５図のＲＤ−ＯＵＴ）が（：１１４．ＣＩ＋１２お
よびＣＨ２Ｏの位置で′Ｈ”になるので、シフトレジス
タ８５に取り込まれティた２４ビツトのデータがＣＨ４
，ＣＨ１２，ＣＨ２Ｏ）位置で、８ビツトずつシフトさ
れ、ＣＨ１’　　、Ｃ）１２’、Ｃ１１３’　としてＭ
ＰＣＧ７のＲｘＳ　Ｉ　（第５図のＲｘＳ　Ｉ）の人力
に送られる。

すなわち、第５図に示すようにＣＩ＋４．（：Ｈ１２お
よびＣＨ２０の位置は時間的に等間隔なので、Ｍｐｕｑ
またはＤＭＡＣ８がこれらのＣＨ４等を１バイト（８ビ
ツト）づつ読み取って行くと、データの伝送速度は２４
にバイト７秒すなわち、１９２８ビット／秒に平均化さ
れる。

また逆に送信について上述の受信動作と同様の処理手順
を実行することにより行うことができる。

［発明の効果］ 以上述べたように、１９２にビット／秒の高速デジタル
伝送サービスは瞬時速度が１５４４にビット／秒にもな
るのでバッファの小さいＭＰＣＧでは送受信が従来では
不可能たったが、本発明によればＦＩＦＯやシフトレジ
スタ等によりデータ伝送速度を離数化または平均化する
ようにしたのでそのような送受信が可能になり、特に高
速デジタルのフレーム構造を利用するとＦＩＦＯなしの
シフトレジスタのみで平均化が可能となる。

すなわち、本発明によれば、交換すべきデータ列を一時
記憶し、その記憶したデータ列を平均的または離散的に
読み出して送信するようにしたので、例えば最高速度が
１５４４にビット／秒、平均速度り月９２にビット／秒
のバースト的に発生する信号の送受（Ｘを簡単な構成で
しかも廉価な素子を用いて実現することができる。

【図面の簡単な説明】

第１図は本発明実施例の基本構成を示すブロック図、 第２図は本発明実施例の全体構成を示すブロック図、 第３図は本発明実施例の詳細な構成を示すブロック図、 第４図は第３図のＦ［ＦＯメモリの代りにシフトレジス
タを用いた本発明実施例の構成を示すブロック図、 第５図は第４図の本発明実施例の人出力タイミングを示
すタイミングチャート、 第６図は従来例におけるネットワークシステムの構成を
示すブロック図、 ′ｆＪ７図は従来例におけるゲートウェイ交換機の構成
を示すブロック図、 第８図は従来例における信号のフレーム構成を示すフォ
ーマット図である。 １・・・Ｘ、２１用インターフエース、２−Ｘ、２１ｂ
ｉｓ用インターフエース、３・・・高速デジタルインタ
ーフェース、４．５・・・コネクタ、 ７・・・ＭＰｆ；Ｃ。 ８・・・ＤＭ八へ（ＤＭＡコントローラ）、９・・・Ｍ
ＰＩＩ（マイクロ・プロセッサ）、ｌＯ・・・ＲＡＮ　
（ランダムアクセスメモリ）３５・・・）ＡＰＸ　（マ
ルチプレクサ）、３６・・・ＦＩＦＯメモリ、 ４１・・・Ｒ５−２３２Ｇインターフエース、４８・・
・回線インターフェース部、 ４９・・・回線側プロセッサ部、 ５０・・・キーおよびディスプレイブロセ・ソサ部５１
・・・ＬＡＮ（ローカル・エリア・ネットワーク）側プ
ロセッサ部、 ５２・・・ＬＡＮ側インターフェース部、８５・・・高
速デジタルインターフェース、８６・・・シーケンサ、 ８７−１．８７−２．８７−３，９１−１．９１−２．
９１−３・・・シフトレジスタ、 ８８．８９，９２．９３・・・アンドゲート、９０．９
４・・・オアゲートう

Claims (1)

1. 【特許請求の範囲】 データ列が時分割でバースト的に送られる第１の通信回
   線とデータ列が非バースト的に送られる第２の通信回線
   との間の交換を行うゲートウェイ交換機において、 前記第１の通信回線と前記第２の通信回線との間で交換
   すべきデータ列を一時記憶するための記憶手段と、 前記第１の通信回線からバースト的に発生する有効部分
   と無効部分とを交互に含むデータ列を受け取った場合に
   は、前記有効部分のみを前記記憶手段に一時記憶させた
   後、該記憶させた前記有効部分を時間間隔について平均
   的または離散的に読み出して前記第２の通信回線へ送り
   出すデータ交換制御を行う制御手段と を具えたことを特徴とするゲートウェイ交換機。