JPS6345663A - Input/output interface - Google Patents
Input/output interfaceInfo
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- JPS6345663A JPS6345663A JP18876686A JP18876686A JPS6345663A JP S6345663 A JPS6345663 A JP S6345663A JP 18876686 A JP18876686 A JP 18876686A JP 18876686 A JP18876686 A JP 18876686A JP S6345663 A JPS6345663 A JP S6345663A
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- 238000001514 detection method Methods 0.000 claims description 6
- 101150073133 Cpt1a gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 235000015927 pasta Nutrition 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、データとアドレスをマルチブレクスして送信
するブルチプレクス型演算処理装置(cpu) とデー
タとアドレスを別個に送信するノンマルチプレクス型C
PUの両方のCPUに対応することができる入出力イン
ターフェースに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a multiplex type processing unit (CPU) that multiplexes and transmits data and addresses, and a non-multiplex type CPU that transmits data and addresses separately.
The present invention relates to an input/output interface that can support both CPUs of a PU.
[従来の技術]
−Sに、データとアドレスがマルチプレクス(多重)さ
れている演算処理装置(CPtl ) 、およびノンマ
ルチブレクスされている(多重されていない)CPUに
対する入出力インターフェースとしては、それぞれのバ
スタイブに対応した入出力インターフェースがある。[Prior Art] As input/output interfaces for -S, a processing unit (CPtl) in which data and addresses are multiplexed, and a non-multiplexed (non-multiplexed) CPU, There is an input/output interface that corresponds to each bus type.
そして、この2種頚の入出力インタフェースを1つのイ
ンタフェースとして実現する入出力インタフェースが考
えられている。An input/output interface that realizes these two types of input/output interfaces as one interface is being considered.
第3図は入出力インターフェースの従来の構成の一例を
示す。FIG. 3 shows an example of a conventional configuration of an input/output interface.
第3図において、15はマルチプレクス型CPUおよび
ノンマルチプレクス型CPuに対応することができる入
出力インターフェースを示すブロックである。In FIG. 3, 15 is a block showing an input/output interface that can support a multiplex type CPU and a non-multiplex type CPU.
ここで、1は入出力インターフェース15がノンマルチ
プレクス型CPUと接続しているときは、データを転送
し、入出力インターフェース15がマルチプレクス型C
PUと接続しているときは、アドレスおよびデータを転
送するバスである。このバス1は、アドレス制御回路9
の端子1−1に接続している。Here, 1 transfers data when the input/output interface 15 is connected to a non-multiplex type CPU, and the input/output interface 15 connects to a multiplex type CPU.
When connected to the PU, it is a bus that transfers addresses and data. This bus 1 is connected to the address control circuit 9
It is connected to terminal 1-1 of.
2はラッチ信号線(^LE)であり、入出力インターフ
ェース15がマルチプレクス型CPUと接続していると
きに、第4図のアドレス信号りをラッチするためのアド
レスラッチイネーブル信号Cをアドレス制御回路9の端
子3−1に伝える信号線である。2 is a latch signal line (^LE), and when the input/output interface 15 is connected to the multiplex type CPU, the address latch enable signal C for latching the address signal shown in FIG. 4 is sent to the address control circuit. This is a signal line that is transmitted to terminal 3-1 of 9.
3は入出力インタフェースと接続するCPt1から送ら
れてくるパスタイブ信号を伝えるCPUモード信号線で
ある。このモード信号線3は、入出力インタフェース1
5がマルチプレクス型CPUの制御を受けているあいだ
は、例えば第4図に示すような“1”の外部モード信号
Aをアドレス制御回路9の端子2−1へ伝える。Reference numeral 3 denotes a CPU mode signal line that transmits a pasta live signal sent from CPt1 connected to the input/output interface. This mode signal line 3 is connected to the input/output interface 1
5 is under the control of the multiplex type CPU, an external mode signal A of "1" as shown in FIG. 4, for example, is transmitted to the terminal 2-1 of the address control circuit 9.
4はリセット信号線であり、CPuから入出力インター
フェース15に送られて、このインターフェース15を
リセットするリセット信号をアドレス制御回路9の端子
4−1に伝える信号線である。A reset signal line 4 is a signal line that is sent from the CPU to the input/output interface 15 and transmits a reset signal for resetting the interface 15 to the terminal 4-1 of the address control circuit 9.
5はノンマルチプレクス型CPUからのアドレス信号線
である。5 is an address signal line from the non-multiplex type CPU.
6は、データをランダムアクセスメモリ(不図示)など
へ書込む指示を与える書き込み信号をCPUから伝える
書き込み信号線である。Reference numeral 6 denotes a write signal line that transmits a write signal from the CPU that instructs to write data into a random access memory (not shown) or the like.
7はかかるランダムアクセスメモリからデータを読み取
る指示を与える読み取り信号をCP[]から転送する信
号線である。A signal line 7 transfers a read signal from CP[] that gives an instruction to read data from the random access memory.
8は、上述したランダムアクセスメモリや他の入出力機
器へデータを転送するときに、そのデータを一時格納し
ておくデータバスバッファである。Reference numeral 8 denotes a data bus buffer for temporarily storing data when transferring the data to the above-mentioned random access memory or other input/output devices.
9はCPIIの種類、すなわちマルチプレクス型あるい
はノンマルチプレクス型に応じてアドレスおよびデータ
を誘み取るアドレス制御回路である。Reference numeral 9 denotes an address control circuit that receives addresses and data depending on the type of CPII, ie, multiplex type or non-multiplex type.
また、入出力インターフェース15は、ランダムアクセ
スメモリなどとデータの読み書きを行う読み出し書込み
制御回路10および入力データをランダムアクセスメモ
リやCPUなどのボートへ転送する入出力ポート制御回
路12を有する。The input/output interface 15 also includes a read/write control circuit 10 that reads and writes data to and from a random access memory, and an input/output port control circuit 12 that transfers input data to a random access memory or a board such as a CPU.
ところが従来この種の入出力インターフェースでは、2
種のCPUパスタイブ(マルチプレクス型/ノンマルチ
プレクス型)から該当する種類のバスタイブを選択する
ためにバスの種類を示すレベル信号(CPUモード信号
)を必要としている。したがってCPUから送られてく
るこのレベル信号をアドレス制御回路9において検出し
て、検出信号に応じて、入出力インターフェース15の
内部回路を結ぶパスラインをアドレス制御回路がコント
ロールする回路方式がとられていた。However, conventionally, this type of input/output interface has two
A level signal (CPU mode signal) indicating the type of bus is required in order to select the appropriate type of bus type from among various types of CPU bus types (multiplex type/non-multiplex type). Therefore, a circuit system is adopted in which this level signal sent from the CPU is detected by the address control circuit 9, and the address control circuit controls the path line connecting the internal circuits of the input/output interface 15 according to the detection signal. Ta.
そのため、CPUが送出する第4図に示すようなCPu
Puパスタイブ信号Aを転送する専用のCPuバスタイ
ブ指定信号線3を設けなければならないという問題があ
った。Therefore, the CPU sends out the CPU as shown in Figure 4.
There is a problem in that a dedicated CPU bus type designation signal line 3 for transferring the Pu bus type signal A must be provided.
また各CPuはバスの種類を指示するレベル信号を入出
力インターフェース15へ送らなければならないという
問題点があった。Another problem is that each CPU must send a level signal indicating the type of bus to the input/output interface 15.
[発明が解決しようとする問題点]
そこで、本発明の目的は、このような問題点を解決し、
CPUからバスの種類を指示する信号を必要としなくて
も簡単な構成でバスの種類を判定できる入出力インター
フェースを提供することにある。[Problems to be solved by the invention] Therefore, the purpose of the present invention is to solve such problems,
To provide an input/output interface that can determine the type of bus with a simple configuration without requiring a signal from a CPU to indicate the type of bus.
[問題点を解決するための手段]
このような目的を達成するために本発明は、データとア
ドレスとを多重し、その多重信号をアドレスラッチイネ
ーブル信号と共に送出する第1の油算処理装置、および
データとアドレスを多重することなしに送出する第2の
演算処理装置のいずれからの送出信号をも処理すること
のできる入出力インターフェースにおいて、アドレスラ
ッチイネーブル信号の有無を検出する手段と、検出手段
からの検出出力に応動して、入出力インターフェース内
のバスを、第1および第2の演算処理装置のいずれから
の信号を受けつけるバスに指定する手段とを具えたこと
を特徴とする。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a first oil processing device that multiplexes data and addresses and sends out the multiplexed signal together with an address latch enable signal; and means for detecting the presence or absence of an address latch enable signal; The present invention is characterized by comprising means for specifying a bus within the input/output interface as a bus that accepts signals from either the first or second arithmetic processing unit in response to a detection output from the input/output interface.
[作 用]
本発明は、マルチプレクス型CPUがデータ、アドレス
に先立って送出するアドレスラッチイネーブル信号の有
無を検出手段により検出して、この検出出力に応動して
CPUの種類に応じたバスを指定する内部バスタイブ指
定信号をバス指定手段により出力するので、CPUから
のバスタイブは指定信号を必要とせず、外部パスライン
の信号線を減少することができる。[Function] The present invention uses a detection means to detect the presence or absence of an address latch enable signal that a multiplex type CPU sends out prior to data and address, and in response to this detection output, connects a bus according to the type of CPU. Since the designated internal bus type designation signal is outputted by the bus designation means, the bus type designation signal from the CPU is not required, and the number of signal lines of external path lines can be reduced.
[実施例] 以下、図面を参照して、本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
第1図は、本発明実施例における回路構成を示す。FIG. 1 shows a circuit configuration in an embodiment of the present invention.
なお、第1図において第3図と同様の箇所には同一の符
号を付す。Note that in FIG. 1, the same parts as in FIG. 3 are given the same reference numerals.
第1図において、マルチプレクス型CPUの入出力ポー
トとして入出力インターフェース20を使用する場合、
CPUより転送されてきた、たとえば第2図に示すよう
なアドレス・ラッチ・イネーブル信号(ALE)Cを例
えばR3型フリップフロップのような検出手段としての
信号保持・出力回路(フリップフロップ回路)21によ
り検出する。次にフリップフロップ回路21は、マルチ
プレクス型バスタイブを指示する第2図に示すようなレ
ベル信号Bをタイプ指示信号端子3−1に入力し続ける
。またこのレベル信号Bそのものは、CPt1からのリ
セット信号をフリップフロップ回路21が人力すると、
フリップフロップ回路21により初期状態に設定される
。In FIG. 1, when the input/output interface 20 is used as an input/output port of a multiplex type CPU,
For example, the address latch enable signal (ALE) C as shown in FIG. To detect. Next, the flip-flop circuit 21 continues to input a level signal B as shown in FIG. 2, which instructs the multiplex type bus type, to the type instructing signal terminal 3-1. Moreover, this level signal B itself is generated when the flip-flop circuit 21 manually inputs the reset signal from CPt1.
The flip-flop circuit 21 sets the initial state.
ノンマルチプレクス型CPUと入出力インターフェース
20が接続しているときは、アドレス・ラッチ・イネー
ブル信号は、このCPLIからは出力されないので、フ
リップフロップ回路21からタイプ指示信号端子3−1
へはレベル信号“0”が入力される。なお、このとき、
アドレス・ラッチ・イネーブル信号端子2−1へ入力す
る信号レベルは、フリップフロップ回路21を動作させ
ないレベルに設定すればよい。When the non-multiplex type CPU and the input/output interface 20 are connected, the address latch enable signal is not output from this CPLI, so the type instruction signal terminal 3-1 is output from the flip-flop circuit 21.
A level signal "0" is input to the input terminal. Furthermore, at this time,
The signal level input to the address latch enable signal terminal 2-1 may be set to a level that does not cause the flip-flop circuit 21 to operate.
したがって、アドレス制御回路はCPUの種類に応じて
内部バスを選択することができる。Therefore, the address control circuit can select an internal bus depending on the type of CPU.
また、ノンマルチプレクス型CPUに入出力インターフ
ェース20が対応しているときに使用されるアドレス・
ライン(複数ビット)4は、入出力インターフェース2
Gがマルチプレクス型CPUと対応するときには使用さ
れない。In addition, the address and address used when the input/output interface 20 of a non-multiplexed CPU
Line (multiple bits) 4 is input/output interface 2
Not used when G corresponds to a multiplexed CPU.
したがって、空きとなっているアドレス・ライン4およ
びその端子4−1を別の用途に使用することも可能であ
る。Therefore, it is also possible to use the vacant address line 4 and its terminal 4-1 for other purposes.
[発明の効果]
以上、説明したように、本発明によれば、アドレス・ラ
ッチ・イネーブル信号の有無を検出する手段を2 f!
のcpuと対応可能な従来の入出力インターフェースに
設けるだけで、CPUと接続する専用の外部バスタイブ
モード信号線を不要とし、以って外部パスラインの信号
線を減少することができるという効果が得られる。[Effects of the Invention] As described above, according to the present invention, the means for detecting the presence or absence of an address latch enable signal is provided by 2f!
By simply installing it in a conventional input/output interface that is compatible with the CPU, there is no need for a dedicated external bus-tied mode signal line to connect to the CPU, which has the effect of reducing the number of external path line signal lines. can get.
第1図は、本発明実施例における回路構成の一例を示す
ブロック図、
第2図は本発明実施例におけるマルチプレクス型CPU
からの入力信号波形の一例を示すタイミングチャート、
第3図は従来の回路構成の一例を示すブロック図、
第4図は従来例におけるマルチプレクス型CPUからの
入力信号波形の一例を示すタイミングチャートである。
1・・・CPUバス、
1−1.2−1.3−1.4−1.4−1.5−1・・
・入力端子、2・・・アドレスラッチイネーブル信号線
、3・・・入出力インタフェース内部用のCPUバスタ
イブ指定信号線、
4・・・アドレスライン、
5・・・リセット信号線、
6・・・書き込み命令信号線、
7・・・読み取り命令信号線、
8・・・データバスバッファ、
9・・・アドレス制御回路、
lO・・・読み出し書込み制御回路、
11・・・ボート制御回路、
12・・・入出力ボート制御回路、
15、20・・・入出力インターフェース。
g区
未発B且奏功色イク11のタイミレフ゛チ了−ト第2図
仁IbFIG. 1 is a block diagram showing an example of a circuit configuration in an embodiment of the present invention, and FIG. 2 is a multiplex type CPU in an embodiment of the present invention.
3 is a block diagram showing an example of a conventional circuit configuration. FIG. 4 is a timing chart showing an example of an input signal waveform from a multiplex type CPU in a conventional example. be. 1...CPU bus, 1-1.2-1.3-1.4-1.4-1.5-1...
・Input terminal, 2...Address latch enable signal line, 3...CPU bus type designation signal line for internal input/output interface, 4...Address line, 5...Reset signal line, 6...Write Command signal line, 7... Read command signal line, 8... Data bus buffer, 9... Address control circuit, lO... Read/write control circuit, 11... Boat control circuit, 12... Input/output boat control circuit, 15, 20...input/output interface. G ward unreleased B and successful color Iku 11 timed reference completion chart 2nd figure Ib
Claims (1)
ラッチイネーブル信号と共に送出する第1の演算処理装
置、およびデータとアドレスを多重することなしに送出
する第2の演算処理装置のいずれからの送出信号をも処
理することのできる入出力インターフェースにおいて、 前記アドレスラッチイネーブル信号の有無を検出する手
段と、 該検出手段からの検出出力に応動して、前記入出力イン
ターフェース内のバスを、前記第1および第2の演算処
理装置のいずれからの信号を受けつけるバスに指定する
手段と を具えたことを特徴とする入出力インターフェース。[Claims] A first arithmetic processing device that multiplexes data and addresses and sends out the multiplexed signal together with an address latch enable signal, and a second arithmetic processing device that sends out data and addresses without multiplexing them. An input/output interface capable of processing signals sent from either of the input/output interfaces, comprising means for detecting the presence or absence of the address latch enable signal, and a bus in the input/output interface in response to a detection output from the detection means. an input/output interface, comprising means for specifying a bus to receive a signal from either of the first and second arithmetic processing units.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18876686A JPS6345663A (en) | 1986-08-13 | 1986-08-13 | Input/output interface |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18876686A JPS6345663A (en) | 1986-08-13 | 1986-08-13 | Input/output interface |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6345663A true JPS6345663A (en) | 1988-02-26 |
Family
ID=16229401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18876686A Pending JPS6345663A (en) | 1986-08-13 | 1986-08-13 | Input/output interface |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6345663A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0290354A (en) * | 1988-09-28 | 1990-03-29 | Meidensha Corp | Bus extension system for programmable controller |
-
1986
- 1986-08-13 JP JP18876686A patent/JPS6345663A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0290354A (en) * | 1988-09-28 | 1990-03-29 | Meidensha Corp | Bus extension system for programmable controller |
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