JPS6341104B2 - - Google Patents
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- JPS6341104B2 JPS6341104B2 JP57144314A JP14431482A JPS6341104B2 JP S6341104 B2 JPS6341104 B2 JP S6341104B2 JP 57144314 A JP57144314 A JP 57144314A JP 14431482 A JP14431482 A JP 14431482A JP S6341104 B2 JPS6341104 B2 JP S6341104B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置のシステム制御装置の切
り離し方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a method for disconnecting a system control device of an information processing device.
〔従来技術〕
従来、この種のシステム制御装置はエラーを検
出したシステム制御装置をシステムから切り離す
ものであつた。従つて、システム制御装置におい
て、アクセス要求の遅延時間を減らすために、シ
ステム制御装置に対応するサブプロセツサ群から
のアクセス要求の優先度判定手段と、対応しない
サブプロセツサ群からのアクセス要求の優先度判
定手段とを持つてシステム制御装置間の優先度判
定をシステム制御装置内で行える様にしたシステ
ム制御装置においては、サブプロセツサ群に対応
するシステム制御装置の該サブプロセツサ群の優
先度判定手段の結果と、前記サブプロセツサ群の
対応しないシステム制御装置の該サブプロセツサ
群の優先度判定手段の結果との一致チエツクを行
い、不一致の場合、不一致を検出したシステム制
御装置を単にシステムから切り離したり、前記サ
ブプロセツサ群の優先度判定手段において、エラ
ーを検出したシステム制御装置を単にシステムか
ら切り離したりすることは、切り離す必要のない
システム制御装置までシステムから切り離される
という欠点があつた。即ち、システムダウンを増
やすという欠点があつた。[Prior Art] Conventionally, this type of system control device disconnects the system control device that detects an error from the system. Therefore, in order to reduce the delay time of access requests in the system control device, a means for determining the priority of access requests from a group of subprocessors corresponding to the system control device and a means for determining the priority of access requests from a group of subprocessors that do not correspond to the system control device are provided. In a system control device in which priority determination between system control devices can be performed within the system control device, the result of the priority determination means of the subprocessor group of the system control device corresponding to the subprocessor group, and The system control device that does not correspond to the sub-processor group is checked for consistency with the result of the priority determination means of the sub-processor group, and if there is a mismatch, the system control device that has detected the mismatch is simply separated from the system, or the priority of the sub-processor group is changed. If the determination means simply disconnects a system control device that has detected an error from the system, there is a drawback that even system control devices that do not need to be disconnected are also disconnected from the system. In other words, it has the disadvantage of increasing the number of system failures.
本発明の目的は、切り離されたシステム制御装
置に対応するサブプロセツサ群は当然システムか
ら切り離されるので、前記サブプロセツサ群の優
先度判定手段が、不一致或はエラーを検出した
時、前記サブプロセツサ群に対応するシステム制
御装置を切り離すことにより上記欠点を解決し、
残りのサブプロセツサ群と、それに対応するシス
テム制御装置を生かすことにより、システムダウ
ンを減らしたシステムを提供することにある。
An object of the present invention is that since the subprocessor group corresponding to the separated system control device is naturally separated from the system, when the priority determination means for the subprocessor group detects a mismatch or an error, the subprocessor group corresponding to the subprocessor group The above drawbacks are solved by separating the system control device,
The purpose of this invention is to provide a system that reduces system downtime by making use of the remaining subprocessors and their corresponding system control devices.
本第1の発明によると複数のシステム制御装置
を有し各システム制御装置に対応するサブプロセ
ツサ群からのアクセス要求の優先度判定手段と、
対応しないサブプロセツサ群からのアクセス要求
の優先度判定手段と、サブプロセツサ群に対応す
るシステム制御装置の前記サブプロセツサ群の優
先度判定結果と、前記サブプロセツサ群に対応し
ないシステム制御装置の前記サブプロセツサ群の
優先度判定結果との比較手段と、前記比較手段で
不一致を検出した時、前記サブプロセツサ群に対
応するシステム制御装置をシステムから切り離す
手段を有することを特徴とする情報処理装置のシ
ステム制御装置の切り離し方式が得られる。
According to the first aspect of the present invention, means for determining the priority of access requests from a group of subprocessors having a plurality of system control devices and corresponding to each system control device;
A means for determining the priority of access requests from a subprocessor group that does not correspond to the subprocessor group, a priority determination result of the subprocessor group of the system control device that corresponds to the subprocessor group, and a priority of the subprocessor group of the system control device that does not correspond to the subprocessor group. A method for disconnecting a system control device of an information processing device, comprising: means for comparing with a determination result; and means for disconnecting a system control device corresponding to the subprocessor group from the system when the comparison means detects a discrepancy. can get.
また本第2の発明によると複数のシステム制御
装置を有し各システム制御装置に対応するサブプ
ロセツサ群からのアクセス要求の優先度判定手段
と、対応しないサブプロセツサ群からのアクセス
要求の優先度判定手段と、サブプロセツサ群の優
先度判定手段のエラー検出手段と、前記エラー検
出手段がエラーを検出した優先度判定手段にアク
セス要求したサブプロセツサ群に対応するシステ
ム制御装置をシステムから切り離す手段とを含む
ことを特徴とする情報処理装置のシステム制御装
置の切り離し方式が得られる。 Further, according to the second aspect of the present invention, the system has a plurality of system control devices, and includes means for determining the priority of access requests from subprocessor groups corresponding to each system control device, and means for determining priority of access requests from subprocessor groups that do not correspond to each system control device. , comprising: error detection means for the priority determination means of the subprocessor group; and means for separating from the system a system control device corresponding to the subprocessor group that has requested access to the priority determination means in which the error detection means has detected an error. A method for disconnecting the system control device of the information processing device is obtained.
次に本第1及び第2の発明について図面を参照
して詳細に説明する。第1図は本第1および第2
の発明の一実施例を示す回路図である。この実施
例の装置はサブプロセツサ群10A及び10B
と、システム制御装置20A及び20Bと、メモ
リ30A及び30Bとから構成され、システム制
御装置20A又は20Bが故障したとき、該シス
テム制御装置20A又は20Bをシステムから切
り離して運転を続行することが可能な様に構成さ
れている。この時は、当然システム制御装置に対
応するサブプロセツサ群10A又は10Bもシス
テムから切り離される。
Next, the first and second inventions will be explained in detail with reference to the drawings. Figure 1 is from books 1 and 2.
1 is a circuit diagram showing an embodiment of the invention; FIG. The device of this embodiment has subprocessor groups 10A and 10B.
, system control devices 20A and 20B, and memories 30A and 30B, and when the system control device 20A or 20B breaks down, it is possible to disconnect the system control device 20A or 20B from the system and continue operation. It is structured like this. At this time, naturally, the subprocessor group 10A or 10B corresponding to the system control device is also separated from the system.
各サブプロセツサ群には、演算プロセツサや入
出力プロセツサである2個のサブプロセツサ11
A,12A及び11B,12Bが含まれている。
前記サブプロセツサ11A,12Aのアクセス要
求信号11A′,12A′は対応するシステム制御
装置20Aだけでなく、対応しないシステム制御
装置20Bにも送られる。前記サブプロセツサ1
1B,12Bの場合も同様である。 Each sub-processor group has two sub-processors 11 which are an arithmetic processor and an input/output processor.
A, 12A and 11B, 12B are included.
The access request signals 11A', 12A' of the sub-processors 11A, 12A are sent not only to the corresponding system control device 20A but also to the non-corresponding system control device 20B. The sub-processor 1
The same applies to 1B and 12B.
各システム制御装置20A及び20Bは、サブ
プロセツサのアクセス要求信号11A′,12
A′及び11B′,12B′を予め定められた優先順
位に従つて、前記サブプロセツサ群の優先度判定
回路21A,22A及び21B,22Bに入力
し、その判定結果信号21A″,22A″及び21
B″,22B″をシステム制御装置間の優先度判定
回路28A及び28Bに入力し、その結果メモリ
アクセス要求を出力したサブプロセツサに、メモ
リ30A及び30Bへのアクセス要求信号28
A′及び28B′を許している。 Each system control device 20A and 20B receives sub-processor access request signals 11A' and 12.
A', 11B', 12B' are input to the priority determination circuits 21A, 22A, 21B, 22B of the sub-processor group according to a predetermined priority order, and the determination result signals 21A'', 22A'' and 21
B'', 22B'' are input to the priority determination circuits 28A and 28B between system control devices, and as a result, an access request signal 28 to the memories 30A and 30B is sent to the subprocessor that outputs the memory access request.
A' and 28B' are allowed.
各サブプロセツサ群の優先度判定回路21A,
22A及び21B,22Bの判定結果信号21
A″,22A″及び21B″,22B″は、一致比較回
路23A,24A及び23B,24Bに入力され
て、システム制御装置間で一致しているかどうか
を比較している。 Priority determination circuit 21A for each sub-processor group,
Judgment result signal 21 of 22A, 21B, 22B
A'', 22A'' and 21B'', 22B'' are input to coincidence comparison circuits 23A, 24A and 23B, 24B, and are compared to see if they match between the system control devices.
サブプロセツサ群の優先度判定回路21A,2
2A及び21B,22Bは公知のパリテイチエツ
ク回路を持ち、その結果はパリテイエラー信号2
1A′,22A′及び21B′,22B′として出力さ
れる。 Priority determination circuit 21A, 2 for subprocessor group
2A, 21B, and 22B have a known parity check circuit, and the result is a parity error signal 2.
They are output as 1A', 22A' and 21B', 22B'.
一致比較回路24Aの出力の不一致信号24
A′とパリテイエラー信号22A′はOR回路26A
を経由して、前記サブプロセツサ群10Bに対応
するシステム制御装置20Bに送られる。前記の
OR回路26Aの出力信号26A′は、OR回路2
5Bに不一致信号24B′とパリテイエラー信号
22B′と共に論理和がとられてエラーフリツプ
フロツプ27Bをセツトする。エラーフリツプフ
ロツプ27Bがセツトされると、公知の手段によ
り、システム制御装置20Bはシステムより切り
離される。 Mismatch signal 24 output from match comparison circuit 24A
A' and parity error signal 22A' are OR circuit 26A
is sent to the system control device 20B corresponding to the sub-processor group 10B. the above
The output signal 26A' of the OR circuit 26A is the output signal 26A' of the OR circuit 26A.
5B is logically summed with the mismatch signal 24B' and the parity error signal 22B' to set an error flip-flop 27B. Once error flip-flop 27B is set, system controller 20B is disconnected from the system by known means.
上記動作は、システム制御装置20Aについて
も同様である。 The above operation is the same for the system control device 20A.
次にその動作を説明する。システム制御装置2
0Aの対応するサブプロセツサ群は10Aであ
り、該サブプロセツサ群10Aの優先度判定手段
は21Aである。このため該優先度判定手段21
Aにおいて、パリテイエラーを検出すると、パリ
テイエラー信号21A′により、エラーフリツプ
フロツプ27Aをセツトして、該サブプロセツサ
に対応するシステム制御装置20Aをシステムか
ら切り離す。他方のシステム制御装置20Bは運
転を続ける。尚、切り離した時システム制御装置
間の各信号21A″,22A″,21B″,22B″,
26A′,26B′は、誤動作しない様にゲートす
る必要があるが、本図では省略している。 Next, its operation will be explained. System control device 2
The sub-processor group corresponding to 0A is 10A, and the priority determination means for the sub-processor group 10A is 21A. For this reason, the priority determination means 21
When a parity error is detected at A, the parity error signal 21A' sets the error flip-flop 27A and disconnects the system controller 20A corresponding to the subprocessor from the system. The other system control device 20B continues to operate. Furthermore, when disconnected, each signal between the system control devices 21A'', 22A'', 21B'', 22B'',
26A' and 26B' need to be gated to prevent malfunction, but are omitted in this figure.
前記サブプロセツサ群10Aの対応するシステ
ム制御装置20Aの該サブプロセツサ群10Aの
優先度判定手段21Aの判定結果信号21A″と、
対応しないシステム制御装置20Bの前記サブプ
ロセツサ群10Aの優先度判定手段21Bの判定
結果信号21B″とを一致比較回路23Aで一致
チエツクし、不一致の場合は、不一致信号23
A′によりエラーフリツプフロツプ27Aをセツ
トして、システム制御装置20Aをシステムから
切り離す。 a determination result signal 21A'' of the priority determination means 21A of the sub-processor group 10A of the system control device 20A corresponding to the sub-processor group 10A;
A match comparison circuit 23A checks for a match with the judgment result signal 21B'' of the priority judgment means 21B of the sub-processor group 10A of the non-corresponding system control device 20B.
A' sets the error flip-flop 27A and disconnects the system controller 20A from the system.
次に、サブプロセツサ群10Bの対応するシス
テム制御装置20Bの該サブプロセツサ群10B
の優先度判定手段22Bの判定結果信号22
B″と、対応しないシステム制御装置20Aの優
先度判定手段22Aの判定結果信号22A″とを
一致比較回路24Aで一致チエツクし、不一致の
場合は、不一致信号24A′により、エラーフリ
ツプフロツプ27Bをセツトして、システム制御
装置20Bをシステムから切り離す。 Next, the sub-processor group 10B of the system control device 20B corresponding to the sub-processor group 10B
The determination result signal 22 of the priority determination means 22B of
A match comparison circuit 24A checks whether the signal B'' and the determination result signal 22A'' of the priority determination means 22A of the system control device 20A which do not correspond to each other are matched. If they do not match, the error flip-flop 27B is is set, and the system control device 20B is disconnected from the system.
前記サブプロセツサ群10Bに対応しないシス
テム制御装置20Aの前記サブプロセツサ群10
Bの優先度判定手段22Aがパリテイエラーの時
は、パリテイエラー信号22A′によりエラーフ
リツプフロツプ27Bをセツトしてシステム制御
装置20Bをシステムから切り離す。 The sub-processor group 10 of the system control device 20A that does not correspond to the sub-processor group 10B
When the B priority determining means 22A has a parity error, the parity error signal 22A' sets the error flip-flop 27B and disconnects the system control device 20B from the system.
上記動作はシステム制御装置20Bに関しても
同様である。 The above operation is the same for the system control device 20B.
更に優先度判定回路21Bにハードエラーがあ
る場合はシステム制御装置20Aをシステムから
切り離すのみで、システム制御装置20Bを切り
離さずに作動せしめる。すなわち、アクセス要求
信号11A′にエラーがある時、優先度判定回路
21Bが動作し、その判定結果信号21B″が一
致比較回路23Bに入力される。一致比較回路2
3Bでエラーが検出されると、判定結果信号23
B′が不一致信号26B′としてエラーフリツプフ
ロツプ27Aに供給される。これによりシステム
制御装置20Aはシステムから切り離され、かつ
このシステム制御装置に対応するサブプロセツサ
群11A,12Aもシステムから切り離されるの
で、システム制御装置20Aの切り離された後で
は優先度判定回路21Bは無効になる。 Further, if there is a hard error in the priority determination circuit 21B, the system control device 20A is simply disconnected from the system, and the system control device 20B is operated without being disconnected. That is, when there is an error in the access request signal 11A', the priority determination circuit 21B operates, and the determination result signal 21B'' is input to the coincidence comparison circuit 23B.Concordance comparison circuit 2
When an error is detected in 3B, the determination result signal 23
B' is supplied to the error flip-flop 27A as a mismatch signal 26B'. As a result, the system control device 20A is disconnected from the system, and the subprocessor groups 11A and 12A corresponding to this system control device are also disconnected from the system, so the priority determination circuit 21B is disabled after the system control device 20A is disconnected. Become.
上記の様に動作する事により、不一致の場合に
も、或はエラー検出の場合にも、サブプロセツサ
群に対応するシステム制御装置がシステムから切
り離される。 By operating as described above, the system control device corresponding to the subprocessor group is separated from the system even in the case of a mismatch or in the case of error detection.
本発明は以上説明した様に、切り離す必要のな
いシステム制御装置をシステムから切り離すこと
がなくなるという効果がある。
As explained above, the present invention has the effect that it is no longer necessary to disconnect a system control device that does not need to be disconnected from the system.
第1図は本第1及び第2の発明の一実施例を示
すブロツク図である。
11A,12A,11B,12B……サブプロ
セツサ、10A,10B……サブプロセツサ群、
21A,22A,21B,22B……サブプロセ
ツサ群の優先度判定回路、28A,28B……シ
ステム制御装置間の優先度判定回路、23A,2
4A,23B,24B……一致比較回路、25
A,26A,25B,26B……OR回路、27
A,27B……エラーフリツプフロツプ、20
A,20B……システム制御装置、30A,30
B……メモリ、11A′,12A′,11B′,12
B′……アクセス要求信号、21A′,22A′,2
1B′,22B′……パリテイエラー信号、21A″,
22A″,21B″,22B″……優先度判定回路の
判定結果信号、23A′,24A′,23B′,24
B′……不一致信号、26A′,26B′……OR回路
の出力信号、28A′,28B′……メモリアクセ
ス要求信号。
FIG. 1 is a block diagram showing an embodiment of the first and second inventions. 11A, 12A, 11B, 12B... sub-processor, 10A, 10B... sub-processor group,
21A, 22A, 21B, 22B...Priority judgment circuit for sub-processor group, 28A, 28B...Priority judgment circuit between system control devices, 23A, 2
4A, 23B, 24B... Match comparison circuit, 25
A, 26A, 25B, 26B...OR circuit, 27
A, 27B...Error flip-flop, 20
A, 20B...System control device, 30A, 30
B...Memory, 11A', 12A', 11B', 12
B'...Access request signal, 21A', 22A', 2
1B', 22B'... Parity error signal, 21A'',
22A'', 21B'', 22B''...Judgment result signal of priority judgment circuit, 23A', 24A', 23B', 24
B'...mismatch signal, 26A', 26B'...output signal of OR circuit, 28A', 28B'...memory access request signal.
Claims (1)
御装置に対応するサブプロセツサ群からのアクセ
ス要求の優先度判定手段と、対応しないサブプロ
セツサ群からのアクセス要求の優先度判定手段
と、サブプロセツサ群に対応するシステム制御装
置の前記サブプロセツサ群の優先度判定結果と、
前記サブプロセツサ群に対応しないシステム制御
装置の前記サブプロセツサ群の優先度判定結果と
の比較手段と、前記比較手段で不一致を検出した
時、前記サブプロセツサ群に対応するシステム制
御装置をシステムから切り離す手段を有すること
を特徴とする情報処理装置のシステム制御装置の
切り離し方式。 2 複数のシステム制御装置を有し各システム制
御装置に対応するサブプロセツサ群からのアクセ
ス要求の優先度判定手段と、対応しないサブプロ
セツサ群からのアクセス要求の優先度判定手段
と、サブプロセツサ群の優先度判定手段のエラー
検出手段と、前記エラー検出手段がエラーを検出
した優先度判定手段にアクセス要求したサブプロ
セツサ群に対応するシステム制御装置をシステム
から切り離す手段とを含むことを特徴とする情報
処理装置のシステム制御装置の切り離し方式。[Scope of Claims] 1. A means for determining the priority of access requests from a sub-processor group having a plurality of system control devices and corresponding to each system control device, and a means for determining the priority of access requests from a group of sub-processors that do not correspond to each system control device; a priority determination result of the sub-processor group of the system control device corresponding to the sub-processor group;
Comparing means for comparing a priority determination result of the sub-processor group of a system control device that does not correspond to the sub-processor group, and means for separating the system control device corresponding to the sub-processor group from the system when the comparison means detects a discrepancy. A method for disconnecting a system control device of an information processing device, characterized in that: 2. Means for determining the priority of access requests from sub-processor groups having a plurality of system control devices and corresponding to each system control device, means for determining the priority of access requests from sub-processor groups that do not correspond to each system control device, and means for determining the priority of access requests from sub-processor groups that do not correspond to each system control device, and priority determination of sub-processor groups. A system for an information processing apparatus, comprising: an error detection means of the means; and means for separating from the system a system control device corresponding to a subprocessor group that has requested access to the priority determination means in which the error detection means has detected an error. Control device disconnection method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144314A JPS5935269A (en) | 1982-08-20 | 1982-08-20 | Disconnection system of system controller of information processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144314A JPS5935269A (en) | 1982-08-20 | 1982-08-20 | Disconnection system of system controller of information processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5935269A JPS5935269A (en) | 1984-02-25 |
JPS6341104B2 true JPS6341104B2 (en) | 1988-08-15 |
Family
ID=15359202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57144314A Granted JPS5935269A (en) | 1982-08-20 | 1982-08-20 | Disconnection system of system controller of information processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5935269A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2852365B2 (en) * | 1989-12-15 | 1999-02-03 | キヤノン株式会社 | Sheet transport device |
-
1982
- 1982-08-20 JP JP57144314A patent/JPS5935269A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5935269A (en) | 1984-02-25 |
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